CN1107373C - 用于具有一个导频的fpll解调信号的锁频指示器 - Google Patents
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Abstract
一种双稳FPLL包括极性确定电路(36)，其基于在数字信号中的导频极性，确保FPLL的锁定相位。当锁频发生时，频率锁定指示器电路(50-60)从复原的导频判断，极性确定电路对输入(或相反，对输出)的信号反相以提供预定极性的输出信号。锁频指示器包括一个过零检测器(50)和一段时间进行一次采样的锁存器(56)。过零检测器(50)是一个延迟器(52)和异或门电路(54)。一个可选用的置信计数器(60)可与锁存器(56)一起使用用于判断锁频的发生以提供锁定指示信号。
Description
本申请是本发明人的申请D6957的部分继续申请，D6957的题目为：使用导频信号和极性反相器控制FPLL极性。
本发明一般涉及解调系统，并且尤其涉及装有一个FPLL(频率和相位锁定环)的解调系统，用于使用导频解调残留边带(VSB)数字信号。
FPLL解调电路已使用多年，并在美国专利号4,072,909和4,091,410中被详细描述。两者已转让给本申请的受让人，并且在此作为参考。FPLL是双相稳定的并因此需要一些机制来确保解调输出信号合适的极性，当，如它们用于电视接收器电路及类似电路。在现有技术电路中，在输出端产生一种信息信号(如数据信号)，其包括一个指明了锁定相位或FPLL极性的已知分量。此分量用于控制反相器，以选择性地反向FPLL输出信号来确保特定的极性。
本发明使用的传输数字信号包括一个小的同相导频，以确保接收器中信号的采集。该导频在调制之前被插入数据信号，以基带直流偏置电压的形式，并当在接收器中解调时，产生相应的DC电压。本发明使用直流电压来决定接收器中FPLL锁定的极性，并在必要时校正解调输出信号的极性。
本发明的一个主要目的在于：对于具有一个导频的数字信号，提供一种新型的FPLL系统。
本发明的另一个目的在于：对于具有一个导频的数字信号，提供一种改进的解调器。
本发明进一步的目的在于：对于具有一个导频的FPLL解调信号，提供一个新型锁频指示器。
本发明的这些和另外的目的，以及优点，将在参考附图并阅读下列描述后，会显而易见。
图1是现有技术FPLL解调器的简化框图；
图2是包括在本发明中的一个FPLL解调器的框图；
图3，4和5是图2框图指出点的波形图；
图6是本发明的锁频指示器；以及
图7是图6电路选定点的波形。
参考图1现有技术的FPLL，一个第一乘法器10和第二乘法器12，两者具有公共的输入信号和通过移相器14后相位相差90°的解调信号，移相器14由压控振荡器(VCO)16驱动，后者接下来被APC滤波器18的输出驱动，一个第三乘法器20的输出提供到18上。两个低通滤波器22和24分别连接到第一和第二乘法器10和12的输出上。低通滤波器22提供解调信号到信号处理器30，以作进一步处理。低通滤波器22的输出也提供到AFC低通滤波器26上。AFC低通滤波器26连接到限制器28上，其输出提供到第三乘法器20的一个输入上。第三乘法器20的另一个输入由低通滤波器24提供。
现有技术的FPLL电路能解调输入信号并将之输入到信号处理器30。正如所知，框图的上一部分一般包括一个自动频率控制(AFC)环，下一部分包括一个自动相位控制(APC)环。当在VCO信号和输入信号之间的频率锁定发生时，输入到信号处理器30的解调信号极性可正可负，这依赖于输入信号和移相器14解调输出之间的相位关系。在图1的电路中，由于没有示出装置来补偿环的双相稳定性，并因此使得解调的输出是任一种极性，即正极性或负极性。
在图2的电路中，图1的FPLL电路进行了必要的重复，而且相同元件以相同的标号指示。低通滤波器2在标记为A的连接处，输出到另一个低通滤波器32，此滤波器具有与AFC低通滤波器26不同的特性(如带宽低)。低通滤波器32的输出标记为B并输入到限制器34，其输出标志为C。限制器34连接到极性确定电路36和频率锁定器指示电路38。频率锁定指示器电路38，接下来，连接到极性确定电路36并控制其运行。相位确定电路36与反相器40以实线连接，反相器处于输入信号端点和第一及第二乘法器10和12之间。极性确定电路36也虚线连接到(虚线的)反相器42，此反相器处于低通滤波器22和信号处理器30之间。可以理解：电路的虚线和实线形式中仅有一个被实施。
在FPLL锁定后，低通滤波器32的输出包括解调的数据信号和表示导频的DC电压。信号输入到低通滤波器32和限制器34，其在限制器34的输出端产生DC电压，表示导频极性。联系图4和图5可以看出，限制器34的输出在锁定前可以高于或低于零载波电平，并当频锁发生时，处于正或负电平，这取决于双稳FPLL的锁定相位。通过导频解调信号电平，相位确定电路36决定输入信号或是解调输出信号应被反相，以把预定的极性信号输入到信号处理器30。依赖于所用的电路实现，使用前馈或反馈方法实现反相。当解调导频信号的极性指示解调的输出信号将没有预定的极性时，在实线电路中包括反相器40，当输入信号反相时，使用反馈方式。另一方面，包括反相器42虚线电路指明的前馈电路方式将在解调输出信号输入到信号处理器30前，通过其反相完成相同的结果。
应当指出，直到频率锁定指示器电路38决定锁定状态时，极性确定电路36才被激活。这发生在当限制器34的输出在一段时间内变为静态(不变化)时。实际应用时，如果限制器输出在预定的时间内不变时，可以假设FPLL或是频率锁定，或是非常接近频率锁定以致于其在PLL锁定范围的半个周期内。在任意状态下，解调器输出的极性可以确定并在必要时校正。频率锁定的进一步的置信度可通过使用表示有连续足够数量预定间断发生以保证锁频状态的置信计数器获得。可选择地，可使用一个长的预定间断以检查限制器输出。如，对于1.0毫秒的时间间隔，一个500Hz或更高拍频被认为是未锁定信号。在其它FPLL应用中，使用频率锁定检测方案(使用小导频)，在这些应用中，在其它信号处理进行之前，锁频必须发生。
在接收到含有DC同相导频分量的数字8级VSB信号时，图3，4和5表示分别在图2FPLL的点A，B和C处信号波形。标志为情形(1)的图例表示FPLL正极性锁定的状态，标志为情形(2)的图例表示FPLL负极性锁定的状态，以及标志为情形(2)的图例FPLL频率未锁定。
对情形(3)(频率未锁定)，在LPF22(图3)数据输出端的信号以零均值在零载波电平上下变化。这引起在LPF(图4)的输出端正弦脉动信号，以响应于输入到乘法器10的两个信号的频差。因此，在限制器34(图5)的输出端产生相应的方波信号。限制器34输出端方波信号表示FPLL频率未锁定的状态，并有频率锁定指示器电路38检测到以使极性确定电路36无效。
一旦频率锁定，在AFC LPF26输出端的解调数据信号将呈现图3中情形(1)或(2)中形式的一种。在情形(1)中数据信号的平均电平大于零载波电平，并使得LPF32(图4)的输出为正DC电压。限制器34(图5)的输出因此为+1信号，这由频率锁定指示器电路38检测并激活极性确定电路36。电路36，接着，检测限制器34的+1输出以决定FPLL已达到正极性锁定并产生输出控制信号到反相器40或42，来保持反相器目前的状态。
对于图3的情形(2)，LPF输出端的数据信号平均电平低于零载波电平，并因此使得LPF32(图4)的输出为负DC电压。限制器34(图5)的输出因此为-1信号，这也由频率锁定指示器电路38检测并使能极性确定电路36。电路36，在此情形下，检测限制器34的-1输出以确定FPLL已达到负极性锁定并产生输出控制信号到反相器40或42，来改变反相器目前的状态。也就是说，如果反相器处于非反相状态，其将切换到反相状态，并且返之亦然。
本发明的频率锁定指示器电路38在图6和7中被详细图示。图1中FPLL的部分电路被复制。特别地，低通滤波器22和24、APC LPF26、限制器28和第三乘法器20被画出。频率锁定指示器电路包括一个过零检测器50，一个第一锁存器56，一个计时器58和一个第二锁存器62。一个选择性的置信计数器60以虚线画出。第二锁存器62的时钟输入连接到第一锁存器56的复位端。这样，只要锁定或是未锁定，第二锁存器62的输出保持常值。过零检测器50包括一个延迟电路52和一个异或门电路(XOR)54。其输入由限制器28(标志为F)输出提供，输出也提供到极性确定电路36。延迟器52和XOR54组合作为限制器28的方波输出的边沿检测器，并产生相应于方波边沿的脉冲。这在图7中被详细图示。
图7的波形E输入到限制器28，由于FPLL的相位锁定，此波形是一种频率在衰减的脉冲频率信号。在相位锁定时，信号变为+1或-1，这依赖于FPLL锁定的相位。波形F，如上所述，是由限制器28从波形E产生的方波。方波F的沿对应于脉冲频率信号E的过零点。波形G在XOR54的输出端得到并看作一系列尖脉冲，其对应于方波F，也就是发生于波形E的过零点。脉冲的宽度取决于延迟器的延时，它不是决定性的。
再参看图6，波形G的脉冲存储在第一锁存器56中，定时器58通过时钟输入控制第一锁存器56的采样以及，通过复位输入控制第一锁存器56的复位。如果在定时器58设置的时间段内锁存器56没有采集到过零点，第一锁存器56可方便地设置其输出为“1”电平。既然在预定时间段内没有过零发生，可产生指示锁频的控制信号。在此实施例中，时间段可以相当长，以秒作为量级。如果，正相反，在所建立的时间段内，锁存器56采集到一个或多个沿，表示频率未锁定状态的控制信号将在锁存器输出端产生。第一锁存器56的控制信号输出通过第二锁存器62提供到极性确定电路36，其观测从限制器28的输出接收到信号极性。为响应频锁的检测，如果极性正确，则不作改动。相反，如果不正确，极性确定电路36输出一个适当的信号到反相器(40或42)以产生适当极性的数据输出。
在使用了可选的置信计数器60的情形下，第一锁存器56的信号输出将通过第二锁存器62提供到置信计数器60，其将以更高的频率采样。在所选的采样时间内，每发现一次非过零，置信计数器将增加一次，直到达到“非过零采样数”的预定数目。当此情形发生时(相应于限制器28的DC输出)，置信计数器将提供一个锁定指示信号到极性确定电路36，并且操作将如上所述地进行。
所描述的是一种新型的FPLL锁频指示器电路，用于具有导频的数字信号。可以肯定，对此技术熟悉的人员，在不背离本发明精神和范围的情况下，可以对本发明的实施例进行各种修改。本发明的限制仅限于权利要求书中。
Claims (10)
1.一种锁频指示器，与一个FPLL解调器一起使用，该解调器用于解调接收到的具有一个导频信号的信号，其特征在于，所述锁频指示器包括：过零检测器装置，用于检测所述解调导频信号过零点；控制信号产生装置，用于响应于所述过零检测装置而产生一个控制信号；以及锁频指示产生装置，响应于所述控制信号产生一个锁频指示。
2.根据权利要求1的锁频指示器，其特征在于：所述控制信号产生装置包括在所选的时间间隔内检测所述解调导频信号的一个或多个过零点的装置。
3.根据权利要求2的锁频指示器，其特征在于：所述锁频指示产生装置包括用于确定何时所述控制信号基本上是DC的置信计数器。
4.根据权利要求2的锁频指示器，其特征在于：所述的FPLL解调器在频率未锁定时产生一种拍频方波信号，以及进一步特征在于过零检测器装置包括把所述方波拍频信号变换成脉冲的装置。
5.根据权利要求4的锁频指示器，其特征在于：锁频指示产生装置包含置信计数器装置，用于在预定数目的所述脉冲内没有检测到过零点时，产生所述锁频指示。
6.根据权利要求4的锁频指示器，其特征在于：所述变换装置包括一个异或门和延迟电路，所述拍频方波信号被直接、并且通过所述延迟电路加到所述异或门。
7.一种FPLL解调器，其特征在于用于解调具有一个导频信号的输入信号的装置，所述解调装置包括产生一对相位相差90°振荡信号，以产生一个相应于所述解调导频信号的受限输出信号的装置，接收所述受限输出信号并确定过零点的过零检测装置，确定在预定时间间隔内是否有一个或多个所述过零点的采样装置，以及响应所述采样装置，产生表示所述FPLL解调器锁频的锁定信号的装置。
8.根据权利要求7的FPLL解调器，其特征在于：所述过零检测装置包括产生相应所述过零点的脉冲的装置，以及其中所述采样装置包括暂时存储由所述过零点检测装置产生的所述脉冲的锁存装置。
9.根据权利要求8的FPLL解调器，其特征在于：所述脉冲产生装置包括一个延迟电路和一个异或门，所述受限输出信号直接、并且通过所述延迟电路加到所述异或门。
10.根据权利要求8的FPLL解调器，其特征在于：所述锁定信号产生装置包括从所述脉冲确定何时接收到了基本上DC受限输出信号的置信计数器装置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20030430 |