KR20000029184A - Test pattern for measuring delay time of interconnection metal line - Google Patents

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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors

Abstract

PURPOSE: A test pattern is provided to measure the delaying time of an interconnection metal line according to the resistant ingredient of a contact, a via contact, and a stack via stack and according to the resistant ingredient and the capacitance ingredient of the lines. CONSTITUTION: A movement frequency of a ring shaped oscillator(11) and a test pattern(12) are inserted to a circuit while not inserting the test pattern to the interval between each inverter(INV11-INV17) for comparing the movement frequency of the oscillator. Therefore, the delaying time of an interconnection metal line is analyzed. Also, the delaying characteristic of the interconnection metal line according to a capacitance ingredient is defined if the test pattern is induced by the capacitance ingredient.

Description

내부 금속배선의 지연시간 측정용 테스트패턴{TEST PATTERN FOR MEASURING DELAY TIME OF INTERCONNECTION METAL LINE}TEST PATTERN FOR MEASURING DELAY TIME OF INTERCONNECTION METAL LINE}

본 발명은 내부 금속배선(interconnection metal line)의 지연시간 측정용 테스트패턴에 관한 것으로, 특히 각 배선의 저항성분 및 커패시턴스성분과 콘택, 비아콘택 및 스택(stack) 비아콘택의 저항성분에 따른 내부 금속배선의 지연시간을 정밀하게 측정할 수 있도록 한 내부 금속배선의 지연시간 측정용 테스트패턴에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test pattern for measuring a delay time of an interconnection metal line, and more particularly, to an inner metal according to a resistive component and a capacitance component of each interconnection, and a resistive component of a contact, a via contact, and a stack via contact. The present invention relates to a test pattern for measuring a delay time of an internal metal wiring to precisely measure a wiring delay time.

먼저, 도1a는 종래 금속배선의 저항성분에 대한 지연시간 측정용 테스트패턴을 보인 예시도로서, 이에 도시한 바와같이 테스트패턴(1)의 양단에 패드(10,20)를 접속하여 패드(10,20)에 전압을 인가함으로써, 테스트패턴(1)의 저항성분에 대한 지연시간을 측정하게 된다.First, FIG. 1A is a diagram illustrating a test pattern for measuring a delay time of a resistance component of a conventional metal wire. As shown in FIG. 1A, pads 10 and 20 are connected to both ends of the test pattern 1, respectively. By applying a voltage to, 20, the delay time of the resistance component of the test pattern 1 is measured.

그리고, 도1b는 종래 금속배선의 커패시턴스성분에 대한 지연시간 측정용 테스트패턴을 보인 예시도로서, 이에 도시한 바와같이 테스트패턴(1)의 양단에 패드(10,20)를 접속하고, 상기 테스트패턴(1)과 소정거리 이격되게 테스트패턴(2)을 형성하여 패드(10,20)에 전압을 인가함으로써, 테스트패턴(1,2)간의 커패시턴스성분에 대한 지연시간을 측정하게 된다.FIG. 1B is a diagram illustrating a test pattern for measuring delay time of a capacitance component of a conventional metal wiring. As shown in FIG. 1B, pads 10 and 20 are connected to both ends of the test pattern 1, and the test pattern is shown. By forming a test pattern 2 spaced apart from the pattern 1 and applying a voltage to the pads 10 and 20, the delay time of the capacitance component between the test patterns 1 and 2 is measured.

그리고, 도2는 인버터가 금속배선을 통해 직렬접속될때의 지연시간 측정을 보인 예시도로서, 이에 도시한 바와같이 도1의 테스트패턴(1,2)을 통해 측정된 지연시간을 통해 제1,제2인버터(INV1,INV2)를 직렬접속시키는 금속배선의 지연시간을 구하고, 제1,제2인버터(INV1,INV2) 각각의 지연시간을 구하여 모델링(modeling)함으로써, 내부 금속배선의 총 지연시간을 분석한다.FIG. 2 is an exemplary view illustrating a delay time measurement when an inverter is connected in series through a metal wiring. As shown in FIG. 2, first and second delay times measured through the test patterns 1 and 2 of FIG. The delay time of the metal wiring connecting the second inverters INV1 and INV2 in series is obtained, and the delay time of each of the first and second inverters INV1 and INV2 is calculated and modeled. Analyze

그러나, 상기한 바와같이 종래에는 모델링에 의해 2차적인 내부 금속배선의 총 지연시간을 분석함에 따라 금속배선의 지연성분과 인버터의 지연성분에 대한 1차적인 특성을 추출하기가 용이하지 않고, 커패시턴스와 저항 각각의 성분이 금속배선의 지연에 미치는 영향을 파악하기 힘든 문제점이 있었다.However, as described above, it is not easy to extract the primary characteristics of the delay component of the metal wiring and the delay component of the inverter by analyzing the total delay time of the secondary internal metal wiring by modeling. There is a problem that it is difficult to determine the effect of each component of the and resistance on the delay of the metal wiring.

본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 각각의 저항성분 및 커패시턴스성분과 콘택 ,비아콘택 및 스택 비아콘택의 저항성분에 따른 내부 금속배선의 지연시간을 정밀하게 측정할 수 있는 내부 금속배선의 지연시간 측정용 테스트패턴을 제공하는데 있다.The present invention has been devised to solve the above-mentioned problems, and an object of the present invention is to provide a delay time of an internal metal wiring according to a resistance component of a resistive component, a capacitance component, and a contact, via contact, and stack via contact. To provide a test pattern for measuring the delay time of the internal metal wiring to accurately measure the

도1은 종래 금속배선의 저항성분 및 커패시턴스에 대한 지연시간 측정용 테스트패턴을 각기 보인 예시도.Figure 1 is an exemplary view showing a test pattern for measuring the delay time for the resistance component and capacitance of the conventional metal wiring, respectively.

도2는 인버터가 금속배선을 통해 직렬접속될때의 지연시간 측정회로를 보인 예시도.2 is an exemplary view showing a delay time measuring circuit when an inverter is connected in series through a metal wiring.

도3은 본 발명의 일 실시예에 따른 회로구성도.Figure 3 is a circuit diagram according to an embodiment of the present invention.

도4 내지 도15는 도3에 있어서, 테스트패턴의 실시예들을 보인 예시도.4 to 15 are exemplary views showing embodiments of a test pattern in FIG.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

11:링형 발진기 12:테스트패턴11: Ring type oscillator 12: Test pattern

13:버퍼부 INV11∼INV20:인버터13: Buffer part INV11 to INV20: Inverter

상기한 바와같은 본 발명의 목적을 달성하기 위한 커패시턴스성분에 따른 내부 금속배선의 지연시간 측정용 테스트패턴은 다수의 인버터가 접속되어 구성된 링형 발진기에 있어서, 직선의 제1금속배선이 각 인버터를 접속시키고, 소정거리 이격된 다수의 제2금속배선이 상기 제1금속배선과 동일 평면상에서 수직교차하도록 구성함으로써 달성된다.In order to achieve the object of the present invention as described above, the test pattern for measuring the delay time of the internal metal wiring according to the capacitance component is a ring-type oscillator configured by connecting a plurality of inverters. And a plurality of second metal wirings spaced a predetermined distance from each other so as to vertically intersect with the first metal wiring on the same plane.

그리고, 저항성분에 따른 내부 금속배선의 지연시간 측정용 테스트패턴은 다수의 인버터가 접속되어 구성된 링형 발진기에 있어서, 각 인버터를 접속시키는 제5금속배선이 교번하는 동일한 폭의 요철을 다수개 포함하도록 구성함으로써 달성된다.The test pattern for measuring delay time of the internal metal wiring according to the resistance component is a ring-type oscillator in which a plurality of inverters are connected, and includes a plurality of irregularities having the same width alternated by the fifth metal wirings connecting the respective inverters. By construction.

상기한 바와같은 본 발명에 의한 금속배선의 지연시간 측정용 테스트패턴의 일 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, an embodiment of the test pattern for measuring the delay time of the metal wire according to the present invention as described above will be described in detail as follows.

먼저, 도3은 본 발명의 일 실시에 따른 회로구성도로서, 이에 도시한 바와같이 인버터(INV11∼INV17)가 링형으로 접속되는 링형 발진기(11)와; 상기 각각의 인버터(INV11∼INV17) 사이에 삽입되는 테스트패턴(12)과; 인버터(INV18∼INV20)가 직렬 접속되어 상기 링형 발진기(11)의 출력을 버퍼링하는 버퍼부(13)로 구성된다.First, Fig. 3 is a circuit configuration diagram according to an embodiment of the present invention, and as shown therein, a ring oscillator 11 to which inverters INV11 to INV17 are connected in a ring shape; A test pattern 12 inserted between each of the inverters INV11 to INV17; The inverters INV18 to INV20 are connected in series and constitute a buffer unit 13 for buffering the output of the ring oscillator 11.

상기한 바와같은 본 발명의 일 실시에 따른 회로는 각각의 인버터(INV11∼INV17) 사이에 테스트패턴(12)을 삽입하지 않은 상태에서 링형 발진기(11)의 동작주파수와 테스트패턴(12)을 삽입한 상태에서 링형 발진기(11)의 동작주파수를 비교하여 내부 금속배선의 지연시간을 분석한다.In the circuit according to the embodiment of the present invention as described above, the operating frequency and the test pattern 12 of the ring oscillator 11 are inserted without the test pattern 12 being inserted between the respective inverters INV11 to INV17. Compare the operating frequency of the ring oscillator 11 in one state to analyze the delay time of the internal metal wiring.

따라서, 상기 테스트패턴(12)이 커패시턴스성분에 기인하는 경우에는 커패시턴스성분에 따른 내부 금속배선의 지연특성을 알 수 있고, 저항성분에 기인하는 경우에는 저항성분에 따른 금속배선의 지연특성을 알 수 있게 되며, 콘택 및 비아콘택에 기인하는 경우에는 그에 따른 금속배선의 지연특성을 알 수 있게 된다.Therefore, when the test pattern 12 is due to the capacitance component, the delay characteristic of the internal metal wiring according to the capacitance component can be known, and when the test pattern 12 is due to the resistance component, the delay characteristic of the metal wiring according to the resistance component can be known. In the case of the contact and the via contact, the delay characteristics of the metal wiring can be known.

상기한 바와같은 테스트패턴(12)은 도4 내지 도15의 예시도에 도시하였다.The test pattern 12 as described above is illustrated in the exemplary diagrams of FIGS. 4 to 15.

먼저, 도4는 상기 커패시턴스성분에 기인하는 테스트패턴(12)의 일 실시예를 보인 예시도로서, 이에 도시한 바와같이 직선의 제1금속배선(21)이 인버터(INV21,INV22)를 접속시키고, 소정거리 이격된 제2금속배선(22)이 상기 제1금속배선(21)과 동일 평면상에서 수직교차하도록 구성된다.First, FIG. 4 is an exemplary view showing an embodiment of the test pattern 12 due to the capacitance component. As shown in FIG. 4, the linear first metal wiring 21 connects the inverters INV21 and INV22. The second metal wiring 22 spaced a predetermined distance is configured to vertically intersect the first metal wiring 21 on the same plane.

그리고, 도5는 커패시턴스성분에 기인하는 테스트패턴(12)의 다른 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도4의 테스트패턴(12)에 있어서, 직선의 제3금속배선(23)이 상기 제1금속배선(21)과 동일 평면상에 동일한 방향으로 상기 다수의 제2금속배선(22)과 이격되어 형성되고, 그 다수의 제2금속배선(22)이 각기 이격된 영역에 제3금속배선(23)의 돌출부가 제1,제2금속배선(21,22)과 일정한 거리 이격되어 삽입되도록 구성된다.FIG. 5 is an exemplary view showing another embodiment of the test pattern 12 due to the capacitance component. As shown therein, in the test pattern 12 of FIG. ) Is spaced apart from the plurality of second metal wires 22 in the same direction on the same plane as the first metal wire 21, and the plurality of second metal wires 22 are respectively spaced apart from each other. The protrusion of the third metal wire 23 is inserted to be spaced apart from the first and second metal wires 21 and 22 by a predetermined distance.

그리고, 도6은 커패시턴스성분에 기인하는 테스트패턴(12)의 또다른 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도4의 테스트패턴(12)에 있어서, 상기 제1,제2금속배선(21,22)의 상부에 제1금속배선(21)과 동일한 방향의 직선으로 서로 이격되어 형성되는 다수의 제4금속배선(24)을 포함하여 구성된다.FIG. 6 is a diagram showing another embodiment of the test pattern 12 due to the capacitance component. As shown therein, in the test pattern 12 of FIG. 4, the first and second metals are shown in FIG. The plurality of fourth metal wires 24 formed on the wirings 21 and 22 are spaced apart from each other in a straight line in the same direction as the first metal wire 21.

그리고, 도7은 상기 저항성분에 기인하는 테스트패턴(12)의 일 실시예를 보인 예시도로서, 이에 도시한 바와같이 인버터(INV31,INV32)를 접속시키는 제5금속배선(31)이 교번하는 동일한 폭의 요철을 다수개 포함하도록 구성된다.FIG. 7 is an exemplary view showing an embodiment of the test pattern 12 attributable to the resistance component, and as shown therein, the fifth metal wiring 31 connecting the inverters INV31 and INV32 alternately. It is configured to include a plurality of irregularities of the same width.

그리고, 도8은 저항성분과 커패시턴스성분에 기인하는 테스트패턴(12)의 일 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도7의 테스트패턴(12)에 있어서, 직선의 제6금속배선(32)이 상기 제5금속배선(31)과 동일 평면상에 이격되어 형성되고, 그 제5금속배선(31)의 요철에 제6금속배선(32)의 돌출부가 제5금속배선(31)과 일정한 거리 이격되어 삽입되도록 구성된다.8 is an exemplary view showing an embodiment of the test pattern 12 due to the resistance component and the capacitance component. As shown therein, in the test pattern 12 of FIG. (32) is formed on the same plane and spaced apart from the fifth metal wiring 31, the projection of the sixth metal wiring 32 to the unevenness of the fifth metal wiring 31, the fifth metal wiring (31) And is inserted to be spaced apart from a certain distance.

그리고, 도9는 상기 저항성분과 커패시턴스성분에 기인하는 테스트패턴(12)의 다른 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도7의 테스트패턴(12)에 있어서, 상기 제5금속배선(31)의 상부에 직선으로 서로 이격되어 형성되는 다수의 제7금속배선(33)을 포함하여 구성된다.9 is an exemplary view showing another embodiment of the test pattern 12 due to the resistance component and the capacitance component. As shown in the drawing, the fifth metal wiring in the test pattern 12 of FIG. A plurality of seventh metal wirings 33 are formed on the upper portion of the 31 and spaced apart from each other in a straight line.

그리고, 도10은 상기 저항성분과 커패시턴스성분에 기인하는 테스트패턴(12)의 또 다른 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도5의 테스트패턴(12)에 있어서, 상기 제1∼제3금속배선(21∼23)의 상부에 직선으로 서로 이격되어 형성되는 다수의 제8금속배선(34)을 포함하여 구성된다.FIG. 10 is a diagram showing another embodiment of the test pattern 12 attributable to the resistance component and the capacitance component. As shown in FIG. 5, the first to the first to the test patterns 12 of FIG. And a plurality of eighth metal wires 34 formed on the third metal wires 21 to 23 spaced apart from each other in a straight line.

그리고, 도11은 상기 저항성분과 커패시턴스성분에 기인하는 테스트패턴(12)의 또 다른 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도8의 테스트패턴(12)에 있어서, 상기 제5,제6금속배선(31,32)의 상부에 직선으로 서로 이격되어 형성되는 다수의 제9금속배선(35)을 포함하여 구성된다.FIG. 11 is a diagram showing another embodiment of the test pattern 12 due to the resistance component and the capacitance component. As shown in FIG. 8, the test pattern 12 of FIG. The plurality of ninth metal wires 35 are formed on the sixth metal wires 31 and 32 and are spaced apart from each other in a straight line.

그리고, 도12는 액티브영역과 금속배선의 콘택에 의한 저항성분을 테스트하기 위한 테스트패턴(12)의 일 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도7의 테스트패턴(12)에 있어서, 상기 제5금속배선(31)을 일정한 간격으로 다수의 영역을 이격시키고, 그 이격된 영역에 콘택(41)을 통해 제5금속배선(31)과 접속되도록 삽입되는 액티브영역(42)을 더 포함하여 구성된다.FIG. 12 is an exemplary view showing an embodiment of a test pattern 12 for testing a resistance component due to contact between an active region and a metal wiring. As shown in FIG. 12, the test pattern 12 of FIG. The plurality of regions of the fifth metal wiring 31 are spaced apart at regular intervals, and an active region 42 inserted into the spaced region is connected to the fifth metal wiring 31 through a contact 41. It is configured to include more.

그리고, 도13은 폴리실리콘과 금속배선의 콘택에 의한 저항성분을 테스트하기 위한 테스트패턴(12)의 일 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도12의 테스트패턴(12)에 있어서, 상기 콘택(41)을 통해 상기 제5금속배선(31)과 접속되도록 상기 액티브영역(42) 대신에 삽입되는 폴리실리콘(43)을 더 포함하여 구성된다.FIG. 13 is an exemplary view showing an embodiment of a test pattern 12 for testing a resistance component due to contact between polysilicon and a metal wiring, and as shown in FIG. 12, the test pattern 12 of FIG. It further comprises a polysilicon 43 is inserted in place of the active region 42 to be connected to the fifth metal wiring 31 through the contact 41.

그리고, 도14는 상부 및 하부 2층 금속배선의 비아콘택에 의한 저항성분을 테스트하기 위한 테스트패턴(12)의 일 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도7의 테스트패턴(12)에 있어서, 상기 제5금속배선(31) 상부에 절연막(미도시)을 통해 이격되며, 제5금속배선(31)을 일정한 간격으로 다수의 영역을 이격시키고, 그 이격된 영역에 상부 및 하부 금속배선을 접속시키는 비아콘택(51)을 통해 제5금속배선(31)과 접속되는 제10금속배선(52)을 더 포함하여 구성된다.FIG. 14 is an exemplary view showing an embodiment of a test pattern 12 for testing resistance components due to via contact of upper and lower two-layer metal wirings. As shown in FIG. 12, the fifth metal wiring 31 is spaced apart through an insulating film (not shown), and the fifth metal wiring 31 is spaced apart from a plurality of regions at regular intervals, and the upper and And a tenth metal wiring 52 connected to the fifth metal wiring 31 through the via contact 51 connecting the lower metal wiring.

그리고, 도15는 최상부, 상부 및 하부 3층 금속배선의 스택 비아콘택에 의한 저항성분을 테스트하기 위한 테스트패턴(12)의 일 실시예를 보인 예시도로서, 이에 도시한 바와같이 상기 도14의 테스트패턴(12)에 있어서, 상기 제10금속배선(52)이 서로 이격되어 제5금속배선(31)과 수직 교차하도록 형성됨과 아울러 제10금속배선(52) 상부에 절연막(미도시)을 통해 이격되며, 상기 제5금속배선(31)의 이격된 영역에 3층 금속배선을 접속시키는 스택 비아콘택(61)을 통해 제5,제10금속배선(31,52)과 접속되는 제11금속배선(62)을 더 포함하여 구성된다.FIG. 15 is an exemplary view showing an embodiment of a test pattern 12 for testing a resistance component by stack via contacts of uppermost, upper and lower three-layer metallization. As shown in FIG. In the test pattern 12, the tenth metal wires 52 are spaced apart from each other and vertically intersect the fifth metal wires 31, and an insulating film (not shown) is disposed on the tenth metal wires 52. An eleventh metal wiring spaced apart from the fifth and tenth metal wirings 31 and 52 through a stack via contact 61 connecting the three-layer metal wiring to a spaced area of the fifth metal wiring 31. It further comprises 62.

상기한 바와같은 본 발명에 의한 내부 금속배선의 지연시간 측정용 테스트패턴은 금속배선의 지연성분과 인버터의 지연성분에 대한 1,2차적인 특성을 모두 분석할 수 있으며, 커패시턴스와 저항 각각의 성분 및 콘택, 비아콘택 및 스택 비아콘택이 금속배선의 지연에 미치는 영향을 파악할 수 있는 효과가 있다.As described above, the test pattern for measuring the delay time of the internal metal wiring according to the present invention can analyze both the first and second characteristics of the delay component of the metal wiring and the delay component of the inverter, and each of the capacitance and resistance components. And the effects of the contacts, the via contacts, and the stacked via contacts on the delay of the metallization.

Claims (12)

다수의 인버터가 접속되어 구성된 링형 발진기에 있어서, 직선의 제1금속배선이 각 인버터를 접속시키고, 소정거리 이격된 다수의 제2금속배선이 상기 제1금속배선과 동일 평면상에서 수직교차하도록 구성된 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.In a ring oscillator configured by connecting a plurality of inverters, a straight first metal wiring connects the inverters, and a plurality of second metal wirings spaced a predetermined distance are configured to vertically cross on the same plane as the first metal wiring. The test pattern for measuring the delay time of the internal metal wiring. 제 1항에 있어서, 상기 제1금속배선과 동일 평면상에 동일한 방향으로, 상기 다수의 제2금속배선과 이격되고, 그 다수의 제2금속배선이 각기 이격된 영역에 돌출부가 제1,제2금속배선과 일정한 거리 이격되어 삽입되는 직선의 제3금속배선을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.The first and second protrusions of claim 1, wherein the protrusions are formed in regions where the plurality of second metal wires are spaced apart from each other in the same direction on the same plane as the first metal wire, and the plurality of second metal wires are spaced apart from each other. Test pattern for measuring the delay time of the internal metal wiring further comprises a third metal wiring of a straight line which is inserted apart from the two metal wiring and a predetermined distance apart. 제 1항에 있어서, 상기 제1,제2금속배선의 상부에 제1금속배선과 동일한 방향의 직선으로 서로 이격되어 형성되는 다수의 제4금속배선을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.The internal metal of claim 1, further comprising a plurality of fourth metal wires formed on the first and second metal wires and spaced apart from each other in a straight line in the same direction as the first metal wires. Test pattern for measuring delay time of wiring. 제 2항에 있어서, 상기 제1∼제3금속배선의 상부에 직선으로 서로 이격되어 형성되는 다수의 제8금속배선을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.The test pattern of claim 2, further comprising: a plurality of eighth metal wires formed on the first to third metal wires and spaced apart from each other in a straight line. . 다수의 인버터가 접속되어 구성된 링형 발진기에 있어서, 각 인버터를 접속시키는 제5금속배선이 교번하는 동일한 폭의 요철을 다수개 포함하도록 구성된 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.A ring pattern oscillator comprising a plurality of inverters connected to each other, wherein the test pattern for measuring delay time of the internal metal wirings is configured to include a plurality of irregularities having the same width alternated by the fifth metal wirings connecting the inverters. 제 5항에 있어서, 상기 제5금속배선과 동일 평면상에 이격되고, 그 제5금속배선의 요철에 돌출부가 제5금속배선과 일정한 거리 이격되어 삽입되는 직선의 제6금속배선을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.The method of claim 5, further comprising a sixth metal wire of a straight line spaced apart from the same plane as the fifth metal wire, and the protrusion is inserted into the unevenness of the fifth metal wire spaced apart from the fifth metal wire by a predetermined distance. Test pattern for measuring the delay time of the internal metal wiring, characterized in that configured. 제 5항에 있어서, 상기 제5금속배선의 상부에 직선으로 서로 이격되어 형성되는 다수의 제7금속배선을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.The test pattern of claim 5, further comprising a plurality of seventh metal wires formed on the fifth metal wire and spaced apart from each other in a straight line. 제 6항에 있어서, 상기 제5,제6금속배선의 상부에 직선으로 서로 이격되어 형성되는 다수의 제9금속배선을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.The test pattern of claim 6, further comprising a plurality of ninth metal wires formed on the fifth and sixth metal wires and spaced apart from each other in a straight line. . 제 5항에 있어서, 상기 제5금속배선을 일정한 간격으로 다수의 영역을 이격시키고, 그 이격된 영역에 콘택을 통해 제5금속배선과 접속되도록 삽입되는 액티브영역을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.6. The method of claim 5, further comprising an active region spaced apart from the plurality of regions of the fifth metal wiring at regular intervals and inserted into the spaced region so as to be connected to the fifth metal wiring through a contact. Test pattern for measuring the delay time of the internal metal wiring. 제 5항 또는 제 9항에 있어서, 상기 콘택을 통해 상기 제5금속배선과 접속되도록 상기 액티브영역 대신에 삽입되는 폴리실리콘을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.10. The test of claim 5 or 9, further comprising polysilicon inserted in place of the active region to be connected to the fifth metal wiring through the contact. pattern. 제 5항에 있어서, 상기 제5금속배선 상부에 절연막을 통해 이격되며, 제5금속배선을 일정한 간격으로 다수의 영역을 이격시키고, 그 이격된 영역에 상부 및 하부 금속배선을 접속시키는 비아콘택을 통해 제5금속배선과 접속되는 제10금속배선을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.The via contact of claim 5, wherein the via contact is spaced apart from the upper portion of the fifth metal interconnection through an insulating layer, and the plurality of regions of the fifth metal interconnection are spaced at regular intervals, and the upper and lower metal interconnections are connected to the spaced apart region. The test pattern for measuring the delay time of the internal metal wiring further comprises a tenth metal wiring connected to the fifth metal wiring through. 제 11항에 있어서, 상기 제10금속배선이 서로 이격되어 제5금속배선과 수직 교차하도록 형성됨과 아울러 제10금속배선 상부에 절연막을 통해 이격되며, 상기 제5금속배선의 이격된 영역에 3층 금속배선을 접속시키는 스택 비아콘택을 통해 제5,제10금속배선과 접속되는 제11금속배선을 더 포함하여 구성되는 것을 특징으로 하는 내부 금속배선의 지연시간 측정용 테스트패턴.The semiconductor device of claim 11, wherein the tenth metal wires are spaced apart from each other and vertically intersect the fifth metal wires, and are spaced apart from each other by an insulating layer on the tenth metal wires. And an eleventh metal interconnection connected to the fifth and tenth metal interconnections through a stack via contact connecting the metal interconnections.
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