KR0169760B1 - Test pattern of semiconductor - Google Patents
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Abstract
본 발명은 반도체 소자의 테스트 패턴에 있어서, 소정의 전압을 인가 받거나 접지되는 제1내지 제3패드(21 내지 23)와, 상기 제1패드(22)와 제2패드(23) 사이를 연결하되, 요철 형태를 가지는 제1패턴(24)과, 상기 제3패드(21)에 연결되어 있고, 상기 제1패턴(24)의 각 요철 사이에 끼어있되, 접촉되지 않는 빗 형태의 제2패턴(25,26)을 구비하는 것을 특징으로 하여, 브리지와 연속성을 측정 할 수 있는 셀 어레이의 수가 증가하고, 이에 따라 측정 신뢰도를 향상시킬 수 있는 효과 및 연속성을 측정할 경우 브리지의 영향을 최소화하는 특유의 효과가 있는 반도체 소자의 테스트 패턴에 관한 것이다.In the test pattern of the semiconductor device, the first to third pads 21 to 23 that are applied or grounded with a predetermined voltage are connected between the first pad 22 and the second pad 23. , A second pattern having a comb shape, which is connected between the first pattern 24 having the uneven shape and the third pad 21 and is interposed between the uneven parts of the first pattern 24, but is not in contact with the first pattern 24. 25, 26), the number of cell arrays that can measure the bridge and the continuity increases, thereby reducing the effect of the bridge when measuring the effects and continuity to improve the measurement reliability It relates to a test pattern of a semiconductor device having the effect of.
Description
제1도는 종래의 단락 측정 패턴의 평면도.1 is a plan view of a conventional short-circuit measurement pattern.
제2도는 종래의 단선 측정 패턴의 평면도.2 is a plan view of a conventional disconnection measurement pattern.
제3도는 본 발명의 일 실시 예에 따른 테스트 패턴의 평면도.3 is a plan view of a test pattern according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21,22,23 : 패드 24,25,26 : 패턴21,22,23: Pad 24,25,26: Pattern
본 발명은 반도체 제조분야에 관한 것으로, 특히 반도체 소자의 단락 및 단선 여부를 측정할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.The present invention relates to the field of semiconductor manufacturing, and more particularly, to a test pattern of a semiconductor device capable of measuring the short circuit and disconnection of the semiconductor device.
일반적으로, 반도체 소자는 그 제조과정에서 중간중간 소자를 테스트해야 하며, 이 때 이용되는 것이 바로 테스트 패턴이다. 이러한 테스트 패턴을 통한 전기적인 측정 데이터는 제조되는 반도체의 불량여부를 판단하는데 중요한 요소이다. 따라서. 테스트 패턴은 제품의 특성에 맞게 만들어 주어야 한다. 테스트 패턴에는 그 종류가 많은데, 그 중 여기에서는 단락 및 단선 여부를 측정하는 비릿지 측정 패턴 및 단선 측정 패턴에 관해서 알아보기로 한다.In general, a semiconductor device must test an intermediate device during its manufacture, and the test pattern is used here. Electrical measurement data through these test patterns is an important factor in determining whether a semiconductor manufactured is defective. therefore. Test patterns should be tailored to the characteristics of the product. There are many types of test patterns. Among them, the non-ridge measurement pattern and the disconnection measurement pattern for measuring short circuit and disconnection will be described.
여기서, 단락 측정 패턴은 근접 셀 간의 쇼트(short) 여부를 테스트하는 패턴이고, 단선 측정 패턴은 직렬로 연결된 셀 간의 오픈(open) 및 씨닝(thinning) 여부를 측정하는 패턴이다.Here, the short-circuit measurement pattern is a pattern for testing whether a short between adjacent cells is short, and the disconnection measurement pattern is a pattern for measuring whether open and thinning are performed between cells connected in series.
종래 단락 측정 패턴 및 단선 측정 패턴을 각각 제1도 및 제2도에 도시하였다.Conventional short-circuit measurement patterns and disconnection measurement patterns are shown in FIGS. 1 and 2, respectively.
먼저, 제1도에 도시된 바와 같이 종래의 단락 측정 패턴은 각각의 패드에 접속된 두 개의 빗 형상의 패턴(1,2)이 서로 맞물려 있는 형태로서, 이때 각 패턴(1,2)은 정상적인 패턴이 구현되었을 때 서로 접촉되어 있지 않도록 한다.First, as shown in FIG. 1, the conventional short-circuit measurement pattern is a form in which two comb-shaped patterns 1 and 2 connected to each pad are engaged with each other, wherein each pattern 1 and 2 is normally Ensure that patterns are not in contact with each other when implemented.
이러한 단락 측정 패턴을 이용하여, 두 패드 중 한 곳에 공급전압을 걸어주고, 다른 패드는 접지시킨 후, 두 패드간의 전류를 측정해서 단락 여부를 측정하게 된다. 즉, 전류가 흐르면 근접 라인끼리 단락된 것이고, 전류가 흐르지 않으면 정상임을 의미한다.Using this short-circuit measurement pattern, the supply voltage is applied to one of the two pads, the other pad is grounded, and the current between the two pads is measured to determine whether there is a short circuit. That is, when current flows, adjacent lines are short-circuited, and when current does not flow, it means normal.
다음으로, 제2도에 도시된 바와 같이 종래의 단선 측정 패턴은 두 패드를 접속하는 트레인 펄스(train pulse)형상의 패턴(11)을 구비하며, 이 역시 한 패드에 전압을 인가하고 다른 패드는 접지시킨 후, 패턴(11)에 흐르는 전류를 측정한다. 이때 측정되는 전류값을 측정하여 저항을 계산하고 이에 따라 오픈 및 씨닝 여부를 측정한다.Next, as shown in FIG. 2, the conventional disconnection measurement pattern has a train pulse pattern 11 connecting two pads, which also applies voltage to one pad and the other pad. After grounding, the current flowing through the pattern 11 is measured. At this time, the resistance is calculated by measuring the measured current value, and accordingly, open or thinning is measured.
이와 같은 종래의 단락 및 단선 측정 패턴은 측정하고자 하는 반도체의 셀(각 패턴(1,2,11)을 구성하는 반복되는 형태의 미세 패턴을 의미하며, 이하 셀이라 칭함) 어레이를 통해서 이루어지며, 이때 측정되는 자료는 셀 어레이가 많을수록 측정 신뢰도는 향상된다.Such a conventional short circuit and disconnection measurement pattern is made through an array of cells of a semiconductor to be measured (meaning a fine pattern of repeated shapes constituting each pattern (1, 2, 11), hereinafter referred to as a cell), The more data is measured, the more reliable the measurement is.
그런데, 종래에는 상기한 바와 같은 단락 측정 패턴과 단선 측정 패턴을 각각 제작해야 하기 때문에 그들이 형성되는 스크라이브 라인의 많은 면적을 차지하고, 이에 따라 제작할 수 있는 셀 어레이의 수가 감소할 수밖에 없는 문제점을 초래했다. 또한 상기 종래 단선 측정 패턴의 경우 근접 셀간에 단락이 발생하게 되면 정확한 측정이 이루어지지 못하는 문제점이 있었다.However, in the related art, since the short-circuit measurement pattern and the disconnection measurement pattern have to be fabricated as described above, they occupy a large area of the scribe lines on which they are formed, thereby causing a problem that the number of cell arrays that can be produced is inevitably reduced. In addition, in the case of the conventional disconnection measurement pattern, when a short circuit occurs between adjacent cells, there is a problem that accurate measurement cannot be made.
따라서, 본 발명은 단락 및 단선 여부를 측정하는데 필요한 테스트 패턴이 차지하는 면적을 줄이며, 측정의 신뢰도를 향상시킬 수 있는 반도체 소자의 테스트 패턴을 제공하는데 그 목정이 있다.Accordingly, the present invention provides a test pattern of a semiconductor device capable of reducing the area occupied by a test pattern required for measuring short circuits and disconnections, and improving the reliability of the measurement.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 단락 및 단선 측정을 위한 테스트 패턴에 있어서, 소정 전원을 인가 받는 제1, 제2 및 제3 검사용 패드; 상기 제1 검사용 패드와 제2 검사용 패드를 접속하는 트레인 펄스 형상의 제1 도전 패턴; 및 상기 제3 검사용 패드에 접속되며, 상기 제1 도전 패턴에 골에 끼인 빗 형상의 제2 도전 패턴을 포함한다.In order to achieve the above object, the present invention, in the test pattern for measuring the short circuit and disconnection of the semiconductor device, the first, second and third inspection pads receiving a predetermined power; A first conductive pattern having a train pulse shape connecting the first inspection pad and the second inspection pad; And a comb-shaped second conductive pattern connected to the third inspection pad and sandwiched in a valley in the first conductive pattern.
이하, 본 발명의 바람직하고 용이한 실시를 위하여 그 실시 예를 소개한다.Hereinafter, the embodiments of the present invention will be introduced for preferred and easy implementation.
첨부된 도면 제3도는 본 발명의 일 실시 예에 따른 테스트 패턴의 평면도로서, 도시된 테스트 패턴은 패드(22)와 패드(23) 사이를 연결하는 트레인 펄스 형태의 패턴(24)과, 패드(22)에 인접한 패드(21)에 연결되어 있고, 패턴(24)에 접촉되지 않도록 그 요철 사이에 낀 두 개의 빗 형상의 패턴(25,26)을 구비한다.3 is a plan view of a test pattern according to an embodiment of the present invention, the test pattern shown is a pattern 24 in the form of a train pulse connecting between the pad 22 and the pad 23 and the pad ( It is connected to the pad 21 adjacent to 22, and has two comb-shaped patterns 25 and 26 sandwiched between the irregularities so as not to contact the pattern 24.
상기와 같이 구성된 테스트 패턴을 사용하여 단락 여부를 측정하기 위해서는 패드(21)에 공급전압을 인가하고, 패드(22,23) 중 어느 하나를 접지시킨 상태에서 양 패드 사이의 전류를 측정한다. 또한, 단선 여부를 측정하기 위해서는 패드(22,23) 중 어느 하나에 공급전압을 인가하고, 다른 패드를 접지시킨 상태에서 양 패드 사이에 흐르는 전류를 측정한다.In order to measure whether a short circuit is performed using the test pattern configured as described above, a supply voltage is applied to the pad 21, and the current between both pads is measured while one of the pads 22 and 23 is grounded. In addition, in order to measure disconnection, a supply voltage is applied to any one of the pads 22 and 23, and a current flowing between both pads is measured while the other pad is grounded.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 단락 및 단선을 측정 할 수 있는 셀 어레이의 수를 증가시킬 수 있어 테스트의 신뢰도를 향상시킬 수 있는 효과가 있다. 또한 단선 측정 패턴의 단락에 의한 단선 측정시의 오측정 가능상을 최소화하는 효과가 있다.The present invention made as described above can increase the number of cell arrays that can measure the short circuit and disconnection has the effect of improving the reliability of the test. In addition, there is an effect of minimizing the error measurement possible phase in the disconnection measurement by the short circuit of the disconnection measurement pattern.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032860A KR0169760B1 (en) | 1994-12-05 | 1994-12-05 | Test pattern of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032860A KR0169760B1 (en) | 1994-12-05 | 1994-12-05 | Test pattern of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026508A KR960026508A (en) | 1996-07-22 |
| KR0169760B1 true KR0169760B1 (en) | 1999-02-18 |
Family
ID=19400376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940032860A KR0169760B1 (en) | 1994-12-05 | 1994-12-05 | Test pattern of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0169760B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102576210B1 (en) * | 2016-07-05 | 2023-09-08 | 삼성전자주식회사 | Semiconductor device |
-
1994
- 1994-12-05 KR KR1019940032860A patent/KR0169760B1/en not_active IP Right Cessation
Also Published As
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|---|---|
| KR960026508A (en) | 1996-07-22 |
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