KR20000028634A - 서로 무관한 게인 및 바이어싱을 갖는 가변 게인 전류합산 회로 - Google Patents

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Abstract

바이어싱과 신호를 결합하기 위한 혼합 회로는 바이어싱에 무관한 선택 가변 신호 게인을 이용하며 또한 선택 가변 신호 게인에 무관한 바이어싱을 이용한다. 길버트 셀은 표준화된 신호 게인 요소를 나타내는 차동 제어 전압을 바이어싱 성분과 입력 신호 성분을 갖는 입력 전류로 승산하는데 이용된다. 합성 출력 전류는 차동 제어 전압에 무관한 바이어스 성분과 입력 전류 바이어싱 성분에 무관한 신호 성분을 포함한다. 게인 요소는 차동 입력 제어 전압과 관련하여 변화하는 0과 1 사이의 값을 갖는다.

Description

서로 무관한 게인 및 바이어싱을 갖는 가변 게인 전류 합산 회로{VARIABLE GAIN CURRENT SUMMING CIRCUIT WITH MUTUALLY INDEPENDENT GAIN AND BIASING}
본 발명은 긴 길이의 케이블을 통해 수신된 고 데이터 율 신호를 적응성으로 등화하기 위한 적응성 신호 등화기에 관한 것으로, 특히 그러한 적응성 신호 등화기의 신호 게인을 제어하기 위한 게인 제어기에 관한 것이다.
고 데이터 율로서 케이블의 긴 길이를 통해 전송된 데이터를 복원하는 방법의 일부로서, 손실에 대한 보상 및 케이블의 위상 분산 특성을 위해 수신된 데이터 신호의 등화가 필요하다. 예를들어 도1을 보면, 케이블과 관련된 신호 손실은 주파수와 함께 증가하며, 그러한 신호 손실은, 케이블 길이가 가상의 제로 길이(L0)로부터 더 큰 케이블 길이(L1, L2, L3....)로 증가하기 때문에 더 커지게 된다. 그러므로, 데이터 신호의 고계 주파수 성분은 저계 주파수 성분과 비교할 때 점진적으로 감쇠된다. 따라서 필요한 신호 등화의 크기는 주파수 뿐 만 아니라 케이블 길이와 함께 증가한다.
또한, 전송 케이블 길이를 변경할 수 있는 응용에서, 그러한 등화는 케이블 길이의 변화로 인한 케이블의 전달기능의 변화에 적응할 수 있을만큰 적응성이어야만 한다.
도2를 참조하면, 종래의 적응성 등화기(20)는 그림에서 처럼 연결된 단위-게인 버퍼(22), 고역 필터(24), 혼합기(26) 및 신호 합산 단(28)을 포함한다. 입력 신호(Vi)는 양측 단위-게인 버퍼 단(22)에 의해 처리되며 고역필터(24)에 의해 필터링된다. 고역 필터링된 신호(25)는 혼합기(26)에서 게인 제어 신호(α)와 혼합된다. 단위-게인 버퍼링된 신호(23)와 게인-제어된 고역 필터링된 신호(27)는 최종 출력 신호(V0)를 발생하기 위해 합산 회로(28)에서 서로 합산된다.
도3을 참조하면, 제어신호(α)의 값을 변화시킴으로써 고역 필터의 전체 게인이 조정될 수 있으며, 이에 의해 출력 신호(V0)의 적응성 등화에 제공하게 됨을 알 수 있다.
이러한 종래의 기술은 합리적으로 잘 수행되고는 있지만, 특히 더욱 정밀한 등화 제어가 요구될 때는 여러 가지 단점이 존재한다. 예를들어, 동작 전압과 온도에서 제조 및 변경하는 동안 제조방법의 변화와 같은 등화회로(20)의 다수의 동작 파라미터에 의존하면, 게인 요소(α)는 회로(20)의 일부의 DC바이어싱에 영향을 줄 수 있다. 또한 출력신호(V0)는 변화에 의해 회로(20)내의 DC바이어스 성분에 영향을 줄 수 있다. 따라서, 출력신호가 DC바이어스 상태에 무관하고 DC바이어스 상태가 게인 제어 입력에 무관하게 되는 게인-제어된 적응성 등화기를 갖는 것이 바람직하다.
본 발명은 게인요소(α)가 등화회로의 일부DC 바이어싱에 영향을 주지 않고 또한 출력 신호가 등화회로내의 DC바이어스 성분에 영향을 주지 않도록 DC바이어스 상태에 무관한 출력신호를 제공하고 게인 제어 입력에 무관한 DC바이어스 상태를 유지하는 적응성 등화기용 게인 제어기 회로 및 방법을 제공하는 것이다.
도1은 신호 등화기에 의해 제공된 신호세기와 대응하는 등화 사이의 보상관계를 예시하는 주파수 대 게인의 그래프도.
도2는 종래의 적응성 신호 등화기의 기능 블록도.
도3은 게인 제어된 도2의 등화기의 고역 필터링 된 부분에 대한 주파수 대 게인의 그래프도.
도4는 본 발명의 일 실시예에 따른 적응성 신호 등화기의 기능 블럭도.
도5는 도4의 회로의 단위게인, 전압-전류 변환기 단의 구성도.
도6은 도4의 회로의 고역, 전압-전류 변환기 단의 구성도.
도7은 도4의 회로의 가변-게인 혼합기 단의 "비역성분" 부분의 구성도.
도8은 도4의 회로의 게인 제어기 및 트래킹 회로단의 기능 블럭도.
도9는 도8의 회로의 디지털-아날로그 변환기 단에 대한 게인요소 대 전압의 그패프도.
도10은 도8의 회로의 게인 제어 레벨 발생기 단의 구성도.
도11은 도4의 회로의 전류-전압 변환기 단의 " 비역성분" 부분의 구성도.
본 발명에 따른 적응성 등화기용 게인 제어기는 DC바이어스 상태에 무관한 출력신호를 제공하고 게인 제어 입력에 무관한 DC바이어스 상태를 유지한다. 그러한 게인 제어기는 바이어싱과 신호를 바이어싱에 무관한 선택적 가변 신호 게인 및 그러한 선택적 가변 신호 게인에 무관한 바이어싱과 결합하기 위한 회로를 포함한다.
본 발명의 일실시예에 따르면, 바이어싱과 신호를 바이어싱에 무관한 선택적 가변 신호 게인 및 상기 선택적 가변 신호 게인에 무관한 바이어싱을 결합하기 위한 회로는 차동 증폭기 회로 및 회로 노드를 포함한다. 제1 차동 증폭기 회로는 제1 싱글-엔드형 입력 전류와 차동 입력 제어 전압을 수신 및 승산하기 위해 구성되고 그에따라 제1 차동 출력 전류를 제공한다. 제1 싱글-엔드형 입력 전류는 바이어스 성분 및 신호 성분을 포함하고, 차동 입력 제어 전압은 비역(noninverse) 및 역(inverse)성분을 포함하며 또한 제1 차동 출력 전류는 비역 및 역 성분을 포함한다. 제2 차동 증폭기 회로는 제2 싱글-엔드형 입력 전류와 차동 입력 제어 전압을 수신 및 승산하기 위해 구성되고 그에 따라 제2 차동 출력 전류를 제공한다. 제2 싱글-엔드형 입력 전류는 실제로 제1 싱글-엔드형 입력 전류 바이어스 성분과 실제로 동일하며, 제2 차동 출력 전류는 비역 및 역 성분을 포함한다. 제1 및 제2 차동 증폭기 회로에 연결된 제1 노드는 제3 싱글-엔드형 입력 전류, 제1 차동 출력 전류 역 성분과 제2 차동 출력 전류 비역 성분을 수신 및 결합하기 위해 구성되고, 그에 따라 제1 싱글-엔드형 출력 전류를 제공한다. 제3 싱글-엔드형 입력 전류는 바이어스 성분과 신호 성분을 포함하고 또한 제1 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 포함한다. 제1 싱글-엔드형 출력 전류 바이어스 성분은 실제로 제2 싱글-엔드형 입력 전류와 제3 싱글-엔드형 입력 전류 바이어스 성분의 합과 실제로 동일하며 차동 입력 제어 전압과는 사실상 무관하다. 제1 싱글-엔드형 출력 전류 신호 성분은 실제로 제3 싱글-엔드형 입력 전류 신호 성분의 합과 제1 싱글-엔드형 입력 전류 신호 성분 및 게인 요소의 곱과 동일하며 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 제2 싱글-엔드형 입력 전류와는 사실상 무관하다. 게인 요소는 차동 입력 제어 전압과 관련하여 변화하는 0과 1 사이의 값을 갖는다. 제1 및 제2 차동 증폭기 회로에 연결된 제2 노드는 제1 차동 출력 전류 비역 성분과 제2 차동 출력 전류 역 성분을 수신 및 결합하기 위해 구성되고 그에 따라 제2 싱글-엔드형 출력 전류를 제공한다. 제2 싱글-엔드형 출력 전류 바이어스 성분은 실제로 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하며, 차동 입력 제어 전압과는 사실상 무관하다. 제2 싱글-엔드형 출력 전류 신호 성분은 실제로 제1 싱글-엔드형 입력 전류 신호 성분의 곱과 1과 게인 요소간의 차와 동일하며, 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 제2 싱글-엔드형 입력 전류와는 사실상 무관하다.
본 발명의 다른 실시예에 따르면, 바이어싱과 신호를 바이어싱에 무관한 선택적 가변 신호 게인 및 선택적 가변 신호 게인에 무관한 바이어싱과 결합하기 위한 회로는 트랜지스터와 공유 단자를 포함한다. 제1 트랜지스터는 차동 입력 제어 전압의 비역 성분을 수신하기 위해 구성된 제1 입력 단자, 바이어스 성분과 신호 성분을 가진 제1 싱글-엔드형 입력 전류의 제1 부분을 수신하기 위해 구성된 제2 입력 단자, 및 제1 차동 출력 전류의 역 성분을 제공하기 위해 구성된 제1 출력 단자를 포함한다. 제2 트랜지스터는 차동 입력 제어 전압의 역 성분을 수신하기 위해 구성된 제3 입력 단자, 제1 싱글-엔드형 입력 전류의 제2 부분을 수신하기 위해 구성된 제4 입력 단자, 및 제1 차동 출력 전류의 비역 성분을 제공하기 위해 구성된 제2 출력 단자를 포함한다. 제3 트랜지스터는 차동 입력 제어 전압 역 성분, 제1 싱글-엔드형 입력 전류 바이어스 성분과 실제로 동일한 제2 싱글-엔드형 입력 전류의 제1 부분을 수신하기 위해 구성된 제6 입력 단자, 및 제2 차동 출력 전류의 비역 성분을 제공하기 위해 구성된 제3 출력 단자를 포함한다. 제4 트랜지스터는 차동 입력 제어 전압 비역 성분을 수신하기 위해 구성된 제7 입력 단자, 제2 싱글-엔드형 입력 전류의 제2 부분을 수신하기 위해 구성된 제8 입력 단자, 및 제2 차동 출력 전류의 역 성분을 제공하기 위해 구성된 제4 출력 단자를 포함한다. 제1 및 제3 출력 단자에 연결된 제1 공유 단자는 제3 싱글-엔드형 입력 전류, 제1 차동 출력 전류 역 성분과 제2 차동 출력 전류 비역 성분을 수신하고 결합하기 위해 구성되고 그에 따라 제1 싱글-엔드형 출력 전류를 제공한다. 제3 싱글-엔드형 입력 전류는 바이어스 성분과 신호성분을 포함하며, 제1 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 포함한다. 제1 싱글-엔드형 출력 전류 바이어스 성분은 실제로 제2 싱글-엔드형 입력 전류와 제3 싱글-엔드형 입력 전류 바이어스 성분의 합과 동일하며, 차동 입력 제어 전압에는 사실상 무관하다. 제1 싱글-엔드형 출력 전류 신호 성분은 실제로 제3 싱글-엔드형 입력 전류 신호 성분의 합과 제1 싱글-엔드형 입력 전류 신호 성분과 게인 요소의 곱과 동일하며 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 제2 싱글-엔드형 입력 전류에는 사실상 무관하다. 게인 요소는 차동 입력 제어 전압과 관련하여 변화하는 0과 1 사이의 값을 갖는다. 제2 및 제4 출력 단자에 연결된 제2 공유 단자는 제1 차동 출력 전류 비역 성분과 제2 차동 출력 전류 역 성분을 수신및 결합하기 위해 구성되고 그에 따라 제2 싱글-엔드형 출력 전류를 제공한다. 제2 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 포함한다. 제2 싱글-엔드형 출력 전류 바이어스 성분은 실제로 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하고 차동 입력 제어 전압에는 사실상 무관하다. 제2 싱글-엔드형 출력 전류 신호 성분은 제1 싱글-엔드형 입력 전류 신호 성분의 곱 및 1과 게인 요소간의 차와 동일하며 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 제2 싱글-엔드형 입력 전류에는 사실상 무관하다.
본 발명의 또 다른 실시예에 따르면, 바이어싱과 신호를 바이어싱에 무관한 선택적 가변 신호 게인 및 선택적 가변 신호 게인에 무관한 바이어싱을 결합하는 방법은
바이어스 성분과 신호 성분을 갖는 제1 싱글-엔드형 입력 전류를 수신하는 단계;
상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 실제로 동일한 제2 싱글-엔드형 입력 전류를 수신하는 단계;
바이어스 성분과 신호 성분을 갖는 제3 싱글-엔드형 입력 전류를 수신하는 단계;
비역 및 역 성분을 갖는 차동 입력 제어 전압을 수신하는 단계;
상기 싱글-엔드형 입력 전류와 상기 차동 입력 제어 전압을 승산하고 그에 따라 비역 및 역 성분을 갖는 제1 차동 출력 전류를 발생하는 단계;
상기 제2 싱글-엔드형 입력 전류와 상기 차동 입력 제어 전압을 승산하고 그에 따라 비역 및 역 성분을 갖는 제2 차동 출력 전류를 발생하는 단계;
상기 제3 싱글-엔드형 입력 전류, 상기 제1 차동 출력 전류 역 성분 및 제2 차동 출력 전류 비역 성분을 결합하고 그에 따라 제1 싱글-엔드형 출력 전류를 발생하는 단계를 포함하는데,
상기 제1 싱글-엔드형 출력 전류 바이어스 성분은 바이어스 성분과 신호 성분을 갖고,
상기 제1 싱글-엔드형 출력 전류는 실제로 상기 제2 싱글-엔드형 입력 전류와 제3 싱글-엔드형 입력 전류 바이어스 성분과 동일하며 상기 차동 입력 제어 전압에는 사실상 무관하고,
상기 제1 싱글-엔드형 출력 전류 신호 성분은 실제로 제3 싱글-엔드형 입력 전류 신호 성분의 합과 제1 싱글-엔드형 입력 전류 신호 성분 및 게인 요소의 곱과 동일하며 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분 및 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관하고,
상기 게인 요소는 상기 차동 입력 제어 전압과 관련하여 변화하는 0과 1사이의 값을 가지며; 및
상기 제1 차동 출력 전류 비역 성분 및 상기 제2 차동 출력 전류 역 성분과 결합하는 단계와 그에 따라 제2 싱글-엔드형 출력 전류를 발생하는 단계를 포함하는데,
상기 제2 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
상기 제2 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하며 상기 차동 입력 제어 전압에는 사실상 무관하고, 및
상기 제2 싱글-엔드형 출력 전류 신호 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 신호 성분의 곱 및 1 과 게인 요소간의 차와 동일하며 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관하다.
본 발명의 또 다른 실시예에 따르면, 바이어싱과 신호를 바이어싱에 무관한 선택적 가변 신호 게인 및 선택적 가변 신호 게인에 무관한 바이어싱을 결합하는 방법은
제1 트랜지스터의 제1 입력 단자를 통해 차동 입력 제어 전압의 비역 성분을 수신하는 단계;
상기 제1 트랜지스터의 제2 입력 단자를 통해 바이어스 성분과 신호 성분을 갖는 제1 싱글-엔드형 입력 전류의 제1 부분을 수신하는 단계;
상기 제1 트랜지스터의 제1 출력 단자를 통해 제1 차동 출력 전류의역 성분을 출력하는 단계;
제2 트랜지스터의 제3 입력 단자를 통해 상기 차동 입력 제어 전압의 역 성분을 수신하는 단계;
상기 제2 트랜지스터의 제4 출력 단자를 통해 상기 제1 싱글-엔드형 입력 전류의 제2 부분을 수신하는 단계;
상기 제2 트랜지스터의 제2 출력 단자를 통해 상기 제1 차동 출력 전류의 비역 성분을 출력하는 단계;
제3 트랜지스터의 제5 입력 단자를 통해 상기 차동 입력 제어 전압 역 성분을 수신하는 단계;
상기 제3 트랜지스터의 제6 입력 단자를 통해 제2 싱글-엔드형 입력 전류의 제1 부분을 수신하는 단계를 포함하고, 상기 제2 싱글-엔드형 입력 전류는 실제로 상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하고,
상기 제3 트랜지스터의 제3 출력 단자를 통해 제2 차동 출력 전류의 비역 성분을 출력하는 단계;
제4 트랜지스터의 제7 입력 단자를 통해 상기 차동 입력 제어 전압 비역 성분을 수신하는 단계;
상기 제4 트랜지스터의 제8 입력 단자를 통해 상기 제2 싱글-엔드형 입력 전류의 제2 부분을 수신하는 단계;
상기 제4 트랜지스터의 제4 출력 단자를 통해 상기 제2 차동 출력 전류의 역 성분을 출력하는 단계;
바이어스 성분과 신호 성분을 갖는 제3 싱글-엔드형 입력 전류를 수신하는 단계;
제1 공유 단자를 통해, 제3 싱글-엔드형 입력 전류, 상기 제1 차동 출력 전류 역 성분 및 제2 차동 출력 전류 비역 성분을 수신 및 결합하는 단계와 그에 따라 제1 싱글-엔드형 출력 전류를 발생하는 단계를 포함하는데,
상기 제1 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
상기 제1 싱글-엔드형 출력 전류 바이어스 성분은 실제로 제2 싱글-엔드형 입력 전류와 제3 싱글-엔드형 입력 전류 바이어스 성분의 합과 동일하며, 상기 차동 입력 제어 전압에는 사실상 무관하고, 및
상기 제1 싱글-엔드형 출력 전류 신호 성분은 실제로 제3 싱글-엔드형 입력 전류 신호 성분의 합 및 상기 싱글-엔드형 입력 전류 신호 성분과 게인요소의 곱과 동일하며, 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관하고, 상기 게인 요소는 상기 차동 입력 제어 전압과 관련하여 변화하는 0과 1 사이의 값을 갖고; 및
제2 공유 단자를 통해, 상기 제1 차동 출력 전류 비역 성분과 상기 제2 차동 출력 전류 역 성분을 수신 및 결합하는 단계와 그에 따라 제2 싱글-엔드형 출력 전류를 발생하는 단계를 포함하는데,
상기 제2 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
상기 제2 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하고 상기 차동 입력 제어 전압에는 사실상 무관하고, 및
상기 제2 싱글-엔드형 출력 전류 신호 성분은 실제로 상기 제1 싱글-엔드형 전류 신호 성분의 곱 및 1 과 게인 요소 사이의 차와 동일하며 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관하다.
본 발명의 이러한 특성과 다른 특성 그리고 이점은 본 발명의 상세한 설명과 첨부 도면을 참작해서 이해 될 것이다.
실시예
도4를 보면, 본 발명의 일 실시예에 따른 적응성 등화기(40)는 도시한 바와 같이 상호 연결된 단위-게인 전압-전류 변환기(50), 고역 전압-전류 변환기(60), 가변-게인 혼합기(70), 게인 제어기 및 트래킹 회로(80) 및 전류-전압 변환기(110)를 포함한다. (비역 Vi +과 역 Vi -성분에 의해 차이가 있는)입력 신호 전압(Vi)은 바이어스 성분(Ii)과 신호 성분(i)을 갖는 차동 출력 전류 신호(I1+i1)/(I1-i1)를 발생하기 위해 바이어스 전류(IBias)에 의해 바이어스 되는 단위-게인 전압-전류 변환기(50)에 의해 버퍼링 된다. (알고 있는 바와 같이 바이어스 성분은 회로의 DC바이어싱으로 인한 것이라는 점이며, 한편 신호 성분은 입력 신호로 인한 것이라 점이다.) 또한 입력 신호(Vi)는 DC바이어스 전류(IBias)에 의해 바이어스 되는 고역 전압 -전류 변환기(60)에 의해 고역 필터링 된다. 단(60)은 바이어스 성분(IH(f))과 신호 성분(iH(f))을 갖는 고역 필터링 된 차 신호(IH(f)+iH(f))/(IH(f)-iH(f))를 발생한다. 이들 신호 (I1+i1)/(I1-i1), (IH(f)+iH(f))/(IH(f)-iH(f))모두는 가변-게인 혼합기(70)에 제공된다.
또한 게인 제어기 및 트래킹 회로(80)는 DC바이어스 전류(IBias)에 의해 바이어스 되고 디지털(예, 8-bit)게인 제어 신호(α)를 수신한다. 그러한 게인 제어 신호(α)에 따르면, 게인 제어기 및 트래킹 회로(80)는 비역성분 Vc +과 역 성분 Vc -을 갖는 차 게인 제어 신호(Vc)를 발생한다. 이들 차 제어 전압 성분(Vc +, Vc -)은 가변-게인 혼합기(70)에 제공된다.
또한 가변-게인 혼합기(70)는 DC바이어스 전류(IBias)에 의해 바이어스 된다. 게인 요소(α)를 나타내는 상기 제어 전압 성분(Vc +, Vc -)에 따르면, 가변 게인 혼합기(70)는 3 입력 전류 신호, 즉 DC바이어스 전류(IBias), 단위-게인 전류 신호(I1+i1), 및 고역 필터링된 전류((IH(f)+iH(f))/(IH(f)-iH(f))를 혼합한다. 이들 신호의 혼합에 기초하여, 가변-게인 혼합기(70)는 바이어스 성분(I0)와 신호 성분(i0)을 갖는 출력 전류(I0+i0)/(I0-i0)를 발생한다.
가변 게인 혼합기(70)로부터의 출력 전류(I0+i0)/(I0-i0)는 전류-전압 변환기(110)에 의해 (비역 Vi +과 역 Vi -성분에 의해 차이가 있는)출력 전압(V0)으로 변환된다.
도5를 참조하면, 단위-게인 전압-전류 변환기(50)는 전원공급장치의 양의 VDD와 음의 VSS/GND단자사이에서 바이어스된 2 전류 미러와 결합된 차동 증폭기를 포함한다. 차동 증폭기는 트랜지스터(P51,P52,N51,N52,N53 및 N54)를 포함한다.(머리 글자 "P"는 P-채널 금속 산화 반도체 전계 효과 트랜지스터(P-MOSFET)를 나타내고 머리글자 "N"은 N-채널 MOSFET(N-MOSFET)를 나타낸다.) 바이어스 전류 미러는 트랜지스터(N55, N53 및 N54)를 포함한다. 신호 전류 미러는 트랜지스터(P51, P52, P53 및 P54)를 포함한다.
차동 증폭기에 대한 DC바이어싱은 DC바이어스 전류(IBias)로 바이어스 전류 미러(IBias)를 구동하는 것을 포함한다. 차동 증폭기에 대한 게인은 2개의 차동 증폭기 회로 브랜치들 사이에 연결된 저항기(R)에 의해 성취된다. 차동 증폭기로의 입력은 차동 입력 신호 전압(Vi)의 비역 Vi +과 역 Vi -성분에 의해 구동된다. 결정된 차동 전류, 즉 트랜지스터(N51 및 N52)의 드레인 전류는 비역 성분 (I1+i1)과 역 성분(I1-i1)을 가진 차동 출력 전류를 발생시키기위해 신호 전류 미러에 의해 중복(replicated)된다. 바이어스 성분(I1)은 회로에 대한 DC바이어싱 즉 입력 DC바이어스 전류(IBias)에 대응하는 출력 전류 신호의 성분이다. 신호 성분(i1)은 입력 신호 즉 입력 신호 전압(Vi)에 대응하는 출력 전류 신호의 성분이다.
도6을 보면, 또한 고역 전압-전류 변환기(60)는 전원공급장치의 양의 VDD와 음의 VSS/GND 단자사이에서 바이어스된 2 전류 미러 회로와 결합된 차동 증폭기를 포함한다. 차동 증폭기는 트랜지스터(P61, P62, N61, N62, N63 및 N64를 포함한다. 바이어스 전류 미러는 트랜지스터(N65, N63 및 N64)를 포함한다. 신호 전류 미러는 트랜지스터(P61, P62, P63 및 P64)를 포함한다.
차동 증폭기용 DC바이어싱은 DC바이어스 전류(IBias)를 가진 바이어스 전류 미러에 입력을 구동하는 것을 포함한다. 차동 증폭기용 고역 필터 전달 함수는 2 차동 증폭기 회로 브랜치 사이에 고역 필터 회로(62)를 연결함으로서 확립된다. 차동 증폭기는 차동 입력 신호 전압(Vi)의 비역 Vi +과 역 Vi -성분에 의해 구동된다. 결정된 차동 전류, 즉 트랜지스터(N61 및 N63)의 드레인 전류는 비역 성분 (IH(f)+iH(f))과 역 성분(IH(f)-iH(f))을 가진 차동 출력 전류를 제공하기 위해 신호 전류 미러에 의해 중복된다. 출력전류 신호의 바이어스 성분(IH(f))과 신호 성분(iH(f))은 DC바이어스 전류(IBias)와 입력 신호 전압(Vi) 각각에 대응한다.
도7을 보면, 가변-게인 혼합기(70)의 "비역 성분"부분(70n)은 2 교차-연결된 차동 증폭기 회로, 즉 트랜지스터(N71 및 N72) 및 트랜지스터(N73 및 N74)를 포함한다. (차동 신호의 비역 성분을 처리하는 가변-게인 혼합기(70)의 부분(70n)만을 여기에 도시하였지만, 유사한 부분이 역 성분을 처리하는데 이용되는 것은 당연하다.) 차동 증폭기 트랜지스터(N71, N72, N73, N74)는 동일한 채널 폭(WA)과 길이(LA)를 갖는다. 제1 차동 증폭기는 고역 필터링 된 신호 전류의 비역 성분(IH(f)+iH(f))과 (게인 요소 α를 나타내는)차동 제어 전압(VC)에 의해 구동된다. 이 결과가 출력 합산 노드(72)에 제공되는 역 성분(I1 -+i1 -)과 "해제(discard)"합산 노드(74)에 제공되는 비역 성분(I1 ++i1 +)을 갖는 차동 출력 전류이다.
제2 차동 증폭기는 DC바이어스 전류(IBias)와 차동 제어 전압(VC)에 의해 구동된다. 이것은 출력 합산 노드(72)에 제공되는 비역 성분(I2 +)과 "해제"합산 노드(74)에 제공되는 역 성분(I2 -)을 갖는 차동 출력 전류를 발생한다. 또한 출력 합산 노드(72)는 비역 단위-게인 신호 전류 성분(I1+i1)을 수신하고, 이것을 제1 역 차동 출력 전류 성분(I1+i1)과 제2 비역 차동 출력 전력 성분(I2 +)으로 서로 합산하여 출력 전류(I0+i0)를 발생한다. 유사하게, "해제노드(74)"는 제2 비역 차동 출력 전류 성분(I1 ++i1 +)과 제2 역 차동 출력 전류 성분(I2 -)을 서로 합산하여 "해제"전류(ID+iD)를 발생한다.
출력 전류(I0+i0)는 식1에 나타낸바와 같이, DC바이어스 전류(IBias), (차동 게인 제어 신호(VC)에 의해 표현되는)게인 요소(α), 고역 신호 성분 (IH(f)+iH(f)) 및 단위-게인 신호 전류 성분(I1+i1 +)에 의하여 표현될 수 있다.
I0+ i0= ( I1+ i1) + α( IH(f)+ iH(f)) +( 1-α )(IBias) ＜식1＞
이 표현은 식2에 나타낸바와 같이 바이어스 성분과 신호 성분으로 분리하여 다시 쓸 수 있다.
I0+ i0= ( i1+ αiH(f)) + ( I1+ αIH(f)+ ( 1-α)IBias) ＜식2＞
따라서, 신호(i0)와 바이어스(I0) 출력 전류 성분은 각각 식3 및 식4에 나타낸바와 같이 표현될 수 있다.
i0= i1+ αiH(f)＜식3＞
I0= I1+ αIH(f)+ IBias- αIBias＜식4＞
고역 필터링 된 신호 전류 성분(IH(f)+iH(f))의 바이어스 성분(IH(f))이 DC바이어스 전류(IBias)와 동일하기 때문에, 출력 전류(I0+i0)의 바이어스 성분(I0)은 식5에 나타낸바와 같이 표현될 수 있다.
I0= I1+ IBias＜식5＞
유사하게, "해제" 전류(ID+iD)는 식6에 나타낸바와 같이 표현될 수 있다.
ID+ iD= ( 1 - α) + ( IH(f)+ iH(f)) +αIBias＜식6＞
이 표현은 식7에 나타낸바와 같이 게인 제어 요소(α)에 의존함을 보이기 위해 다시 쓸 수 있다.
ID+ iD= IH(f)- α( IH(f)- IBias) + ( 1-α) iH(f)＜식7＞
따라서 신호(iD)와 바이어스(ID)전류 성분은 각각 식8과 식9에 나타낸바와 같이 표현될 수 있다.
i0= ( 1-α) iH(f)＜식8＞
ID= IH(f)- αIH(f)+ αIBias＜식9＞
고역 필터링 된 신호( IH(f)+ iH(f))의 바이어스 성분은 상술한 바와 같이 DC바이어스 전류(IBias)와 동일하기 때문에, "해제" 전류 바이어스 성분(ID)은 식10에 나타낸바와 같이 표현될 수 있다.
ID= IH(f)＜식10＞
도8을 보면, 본 발명의 일 실시예에 따른 게인 제어기 및 트래킹 회로(80; 도4)는 디지털-아날로그 변환기(82)와 게인 제어 레벨 발생기(100)를 포함한다. (선택적으로, 디지털-아날로그 변환기 대신에 펄스 밀도 변조기가 이용될 수 있다.) 디지털-아날로그 변환기(82)는 디지털 게인 제어 요소(α)를 가변-게인 혼합기(70)에 의해 이용되는 차동 제어 전압 성분(VC +,VC -)으로 변환할 수 있다. 이들 차동 제어 전압 성분(VC +,VC -)은 DC바이어스 전류(IBias)에 의해 바이어스 되는 게인 제어 레벨 발생기(100)에 의해 제공된 2기준전압(VHigh, VLow)에 기초하여 발생된다.
도9를 보면, 차동 제어 전압 성분(VC +,VC -)은 다른 방법으로 로우( VLow)와 하이(VHigh)기준전압 값 사이의 값에서 게인 제어 요소(α)의 값에 따라 변화한다. 예를들어 게인 제어 요소(α)가 0과 동일할 때, 비역 (VC +)과 역(VC -)성분은 각각 하이(VHigh)와 로우(VLow) 기준전압과 동일하다. 역으로, α가 그의 최대값에 있을 때, 예를들어 FF(hex), 비역(VC +)과 역(VC -)제어 전압 성분은 각각 로우(VLow)와 하이(VHigh)기준 전압과 동일하다.
도10을 보면, 본 발명의 일 실시예에 따른 게인 제어 레벨 발생기(100, 도8)는 도시한바와 같이 모두 상호 연결된 4 트랜지스터(P101, P102, P103, P104)와 다이어드(103) 및 5 전류원(101, 102, 104, 105, 106)을 포함한다. (채널 폭(WB)과 길이(LB)를 각각 갖는)트랜지스터(P101)와 (채널 폭(WC)과 길이(LC)를 각각 갖는) 트랜지스터(P102)는 전류 원 회로(102)와 전류 싱크 회로(101)에 의해 바이어스 되고 이의 각각은 바이어스 전류(IB)를 발생한다. 다이오드(103)는 트랜지스터(P102) 양단의 전압 강하를 감소시키는데 이용되지만 불필요하며, 따라서 VSS/GND에 직접 트랜지스터(P102)의 드레인을 연결함으로써 생략될 수 있다. 트랜지스터(P101 및 P102)는 동일한 임계전압(Vth)과 각각의 게이트-소오스 "온" 전압(Von(P101)및 Von(P102))을 갖는다. 따라서 트랜지스터(P102)의 소오스에서 발생되는 보상된 전압(V(PVT))은 식11에서 나타낸바와 같이 표현될 수 있다.
V(PVT) = VDD - Vgs(P101)+ Vgs(P102)＜식11＞
이 표현은 식 12에 나타낸바와 같이 각각의 트랜지스터(P101 및 P102)에 대한 게이트-소오스 전압(Vgs(P101)및 Vgs(P102))을 치환함으로써 다시 쓸 수 있다.
V(PVT) = VDD - (Vth+ Von(P101)) + (Vth+ Von(P102)) ＜식12＞
좀더 간단히 하면, 이 표현은 식13에 나타낸바와 같이 축소된다.
V(PVT) = VDD - (Von(P101)- Von(P102)) ＜식13＞
따라서, 고역 전압-전류 변환기(60,도6)에서 고역 필터링 된 신호(IH(f)+ iH(f))의 비역 성분을 제공하는 전류 미러 트랜지스터(P64) 양단의 요구된 전압(VP64)과 동일 또는 보다 큰 전류원(102,104) 양단의 전압(Von)은 식14에 나타낸바와 같이 표현될 수 있다.
Von= Von(P101)- Von(P102)＜식14＞
이 전압(V(PVT))은 전류원(104, 105, 및 106)에 따라 하이(VHigh)와 로우(VLow)기준 전압을 발생하기 위해 바이어스 트랜지스터(P103 및 P104)에 이용된다. 다이오드-접속된 트랜지스터(P103 및 P104)는 가변-게인 혼합기(70,도7)에서 트랜지스터의 해당 장치크기와 동일한 동일 채널 폭(WA)과 길이(LA)를 갖는다. 전류원 회로(104)와 싱크 회로(105)는 단위-게인 전압-전류 변환기(50), 고역 전압-전류 변환기(60) 및 가변-게인 혼합기(70, 도4)를 바이어스 하는데 이용되는 DC 바이어스 전류(IBias)와 동일한 바이어스 전류(IBias)를 발생한다. 전류 싱크 회로(106)는 상태에서 매우 적은 값을 가지며 최소의 트랜지스터(P104)를 유지하는데 이용되는 세류(trickle) 전류(IT)를 발생한다.
이 회로(100)는 바이어스 전류(IBias)와 트랜지스터 채널 크기(WA,LA)사이에서 상술한 관계 때문에, 이 전압(VHigh, LLow)은 바이어스 전류(IBias)의 변화 뿐 만 아니라 트랜지스터의 동작 파라미터, 이를테면 임계전압과 전하 캐리어 이동도의 변화를 따르도록 하이(VHigh)와 로우(VLow)기준 전압을 발생한다. 다음에 이것은 바이어스 전류(IBias)의 변화 뿐 만 아니라 임계전압 및 전하 캐리어 이동도와 같은 트랜지스터의 동작 파라미터의 변화(이 변화의 원인은 예를들어 제조과정과 동작 전압 및 온도 때문임.)를 따르도록 출력 전류 신호(I0+ I0)를 허용한다.
도 11을 보면, 출력 전류-전압 변환기(110, 도4)의 "비역성분"부분(110n)은 다음과 같이 수행될 수 있다.(차동출력전류의 비역성분을 처리하는 출력 전류-전압 변환기(110)의 부분(110n)만이 여기에 도시되었지만 유사한 부분이 역 성분을 처리하기위해 이용될 수 있음은 당연하다.) 출력전류신호(I0+i0)는 트랜지스터(N111 및 N112)에 의해 형성된 전류 미러에 대해 입력을 구동한다. 트랜지스터(N112)를 통과하는 출력 전류는 부하 저항기(RL)의 양단에서 전압 강하를 발생함으로써 출력 전압(V0 +)을 발생시킨다.
본 발명의 구조 및 동작 방법에서 여러 가지 다른 변경과 변형이 본 발명의 범위와 사상으로부터 벗어남이 없이 당업자에 의해 명확해 질 것이다. 본 발명은 특정의 바람직한 실시예에 의해 기술되었지만, 청구된 발명은 그러한 특정의 실시예에 과도하게 제한되지 않음은 당연하다. 다음의 청구항은 본 발명의 범위를 한정하며 이들 청구항 및 그 등가물의 범위내에서 의 구조 및 방법은 여기에 포함되어 있음을 의도하고 있다.
본 발명은 DC바이어스 상태에 무관한 출력신호를 제공하고 게인 제어 입력에 무관한 DC바이어스 상태를 유지시키는 적응성 등화기용 게인 제어기를 이용함으로써, 게인 요소(α)가 등화 회로의 일부의 DC바이어싱에 영향을 주지 않게 되고 또한 출력신호가 회로내의 DC바이어스 성분에 영향을 주지 않게 된다.

Claims (5)

  1. 바이어싱과 신호를 상기 바이어싱에 무관한 선택적 가변 신호 게인 및 상기 선택적 가변 신호 게인에 무관한 바이어싱과 결합하기 위한 회로를 갖는 장치에 있어서,
    제1 싱글-엔드형 입력 전류와 차동 입력 제어 전압을 수신 및 승산하기 위해 구성되고 그에 따라 제1 차동 출력 전류를 제공하는 제1 차동 증폭기 회로를 포함하고,
    상기 제1 싱글-엔드형 입력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 차동 입력 제어 전압은 비역 및 역 성분을 갖고, 및
    상기 제1 차동 출력 전류는 비역 및 역 성분을 가지며;
    제2 싱글-엔드형 입력 전류와 상기 차동 입력 제어 전압을 수신 및 승산하기 위해 구성되고 그에 따라 제2 차동 출력 전류를 발생하는 제2 차동 증폭기 회로를 포함하고,
    상기 제2 싱글-엔드형 입력 전류는 실제로 상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하고, 및
    상기 제2 차동 출력 전류는 비역 및 역 성분을 가지며;
    상기 제1 및 제2 차동 증폭기 회로에 연결되고, 제3 싱글-엔드형 입력 전류, 상기 제1 차동 출력 전류 역 성분과 상기 제2 차동 출력 전류 비역 성분을 수신 및 결합하기 위해 구성되고 그에따라 제1 싱글-엔드형 출력 전류를 제공하는 제1 노드를 포함하고,
    상기 제3 싱글-엔드형 입력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제1 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제1 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제2 싱글-엔드형 입력 전류 및 상기 제3 싱글-엔드형 입력 전류 바이어스 성분의 합과 동일하며 상기 차동 입력 제어 전압에는 사실상 무관하고,
    상기 제1 싱글-엔드형 출력 전류 신호 성분은 실제로 상기 제3 싱글-엔드형 입력 전류 신호 성분의 합 및 상기 제1 싱글-엔드형 입력 전류 신호 성분과 게인 요소의 곱과 동일하며, 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관하고, 및
    상기 게인 요소는 상기 다른 차동 입력 제어 전압과 관련하여 변화하는 0 및 1사이의 값을 가지며; 및
    상기 제1 및 제2 차동 증폭기 회로와 연결되고 상기 제1 차동 출력 전류 비역 성분과 상기 제2 차동 출력 전류 역 성분을 수신 및 결합하기 위해 구성되고 그에따라 제2 싱글-엔드형 출력 전류를 제공하는 제2 노드를 포함하고,
    상기 제2 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제2 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하며 상기 차동 입력 제어 전압에는 사실상 무관하고, 및
    상기 제2 싱글-엔드형 출력 전류 신호 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 신호 성분의 곱 및 1과 상기 게인 요소간의 차와 동일하며, 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관한 것을 특징으로 하는 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 차동 증폭기 회로는 길버트 셀 회로를 포함하는 것을 특징으로 하는 장치.
  3. 바이어싱과 신호를 상기 바이어싱에 무관한 선택적 가변 신호 게인 및 상기 선택적 가변 신호 게인에 무관한 바이어싱과 혼합하기 위한 회로를 갖는 장치에 있어서,
    차동 입력 제어 전압의 비역 성분을 수신하기 구성된 제1 입력 단자,
    바이어스 성분과 신호 성분을 가진 제1 싱글-엔드형 입력 전류의 제1 부분을 수신하기 위해 구성된 제2 입력 단자, 및
    제1 차동 증폭 출력 전류의 역 성분을 제공하기 위해 구성된 제1 출력 단자를 구비하는 제1 트랜지스터;
    상기 차동 입력 제어 전압의 역 성분을 수신하기 위해 구성된 제3 입력 단자,
    상기 제1 싱글-엔드형 입력 전류의 제2 부분을 수신하기 위해 구성된 제4 입력 단자, 및
    상기 제1 차동 출력 전류의 비역 성분을 제공하기 위해 구성된 제2 출력 단자를 구비하는 제2 트랜지스터;
    상기 차동 입력 제어 전압 역 성분을 수신하기 위해 구성된 제5 입력 단자,
    상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 실제로 동일한 제2 싱글-엔드형 입력 전류의 제1 부분을 수신하기 위해 구성된 제6 입력 단자, 및
    제2 차동 출력 전류의 비역 성분을 제공하기 위해 구성된 제3 출력 단자를 구비하는 제3 트랜지스터;
    상기 차동 입력 제어 전압 비역 성분을 수신하기 위해 구성된 제7 입력 단자,
    상기 제2 싱글-엔드형 입력 전류의 제2 부분을 수신하기 위해 구성된 제8 입력 단자, 및
    상기 제2 차동 출력 전류의 역 성분을 제공하기 위해 구성된 제5 출력 단자를 구비하는 제4 트랜지스터;
    상기 제1 및 제3 출력 단자에 결합되고, 제3 싱글-엔드형 입력 전류,상기 제1 차동 출력 전류 역 성분과 상기 제2 차동 출력 전류 비역 성분을 수신 및 결합하기 위해 구성되고 그에따라 제1 싱글-엔드형 출력 전류를 제공하는 제1 공유 단자를 포함하고,
    상기 제3 싱글-엔드형 입력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제1 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제1 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제2 싱글-엔드형 입력 전류와 상기 제3 싱글-엔드형 입력 전류 바이어스 성분의 합과 동일하며 상기 동 출력 제어 전압에는 사실상 무관하고,
    상기 제1 싱글-엔드형 출력 전류 신호 성분은 실제로 상기 제3 싱글 -엔드형 입력 전류 신호 성분의 합 및 상기 제1 싱글-엔드형 입력 전류 신호 성분과 게인 요소의 곱과 동일하며, 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관하고,
    상기 게인 요소는 상기 차동 입력 제어 전압과 관련하여 변화하는 0과 1사이의 값을 가지며; 및
    상기 제2 및 제4 출력 단자에 결합되고 상기 제1 차동 출력 전류 비역 성분과 상기 제2 차동 출력 전류 역 성분을 수신 및 결합하기 위해 구성되고 그에따라 제2 싱글-엔드형 출력 전류를 제공하는 제2 공유 단자를 포함하고,
    상기 제2 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제2 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하며 상기 차동 입력 제어 전압에는 사실상 무관하고,
    상기 제2 싱글-엔드형 출력 전류 신호 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 신호 성분의 곱 및 1 과 상기 게인 요소간의 차와 동일하며 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관한 것을 특징으로 하는 장치.
  4. 바이어싱과 신호를 상기 바이어싱에 무관한 선택적 가변 신호 게인 및 상기 선택적 가변 신호 게인에 무관한 바이어싱과 결합하는 방법에 있어서,
    바이어스 성분과 신호 성분을 갖는 제1 싱글-엔드형 입력 전류를 수신하는 단계;
    상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 실제로 동일한 제2 싱글-엔드형 입력 전류를 수신하는 단계;
    바이어스 성분과 신호 성분을 갖는 제3 싱글-엔드형 입력 전류 수신하는 단계;
    비역 및 역 성분을 갖는 차동 입력 제어 전압을 수신하는 단계;
    상기 제1 싱글-엔드형 입력 전류와 상기 차동 입력 제어 전압을 승산하고 그에 따라 비역 및 역 성분을 갖는 제1 차동 출력 전류를 발생하는 단계;
    상기 제2 싱글-엔드형 입력 전류, 상기 제1 차동 출력 전류 역 성분 및 상기 제2 차동 출력 전류 비역 성분을 결합하고 그에 따라 제1 싱글-엔드형 출력 전류를 발생하는 단계를 포함하고,
    상기 제1 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제1 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제2 싱글-엔드형 입력 전류와 상기 제3 싱글-엔드형 입력 전류 바이어스 성분의 합과 동일하며 상기 차동 입력 제어 전압에는 사실상 무관하고,
    상기 제1 싱글-엔드형 출력 전류 신호 성분은 실제로 상기 제3 싱글-엔드형 입력 전류 신호 성분의 합 및 상기 제1 싱글-엔드형 입력 전류 신호 성분과 게인 요소의 곱과 동일하며, 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관하고, 및
    상기 게인 요소는 상기 차동 입력 제어 전압과 관련하여 변화하는 0과 1사이의 값을 가지며; 및
    상기 제1 차동 출력 전류 비역 성분과 상기 제2 차동 출력 전류 역 성분을 결합하여 싱글-엔드형 출력 전류를 발생하는 단계를 포함하고,
    상기 제2 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제2 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하며 상기 차동 입력 제어 전압에는 사실상 무관하고, 및
    상기 제2 싱글-엔드형 출력 전류 신호 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 신호 성분의 곱 및 1과 상기 게인 요소간의 차와 동일하며 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관한 것을 특징으로 하는 방법.
  5. 바이어싱과 신호를 상기 바이어싱에 무관한 선택적 가변 신호 및 상기 선택적 가변 신호 게인에 무관한 바이어싱과 혼합하기 위한 방법에 있어서,
    제1 트랜지스터의 제1 입력 단자를 통해 차동 입력 제어 전압의 비역 성분을 수신하는 단계;
    상기 제1 트랜지스터의 제2 입력 단자를 통해 바이어스 성분과 신호 성분을 갖는 제1 싱글-엔드형 입력 전류의 제1 부분을 수신하는 단계;
    상기 제1 트랜지스터의 제1 출력 단자를 통해 제1 차동 출력 전류의 역 성분을 출력하는 단계;
    제2 트랜지스터의 제3 입력 단자를 통해 상기 차동 입력 제어 전압의 역 성분을 수신하는 단계;
    상기 제2 트랜지스터의 제4 입력 단자를 통해 상기 제1 싱글-엔드형 입력 전류의 제2 부분을 수신하는 단계;
    상기 제2 트랜지스터의 제2 출력 단자를 통해 상기 제1 차동 출력 전류의 비역 성분을 출력하는 단계;
    제3 트랜지스터의 제5 입력 단자를 통해 상기 차동 입력 제어 전압 역 성분을 수신하는 단계;
    상기 제3 트랜지스터의 제6 입력 단자를 통해 상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일한 제2 싱글-엔드형 입력 전류의 제1 부분을 수신하는 단계;
    상기 제3 트랜지스터의 제3 출력 단자를 통해 제2 차동 출력 전류의 비역 성분을 출력하는 단계;
    제4 트랜지스터의 제7 입력 단자를 통해 상기 차동 입력 제어 전압 비역 성분을 수신하는 단계;
    상기 제4 트랜지스터의 제8입력단자를 통해 싱글-엔드형 입력 전류의 제2 부분을 수신하는 단계;
    상기 제4 트랜지스터의 제4 출력 단자를 통해 상기 제2 차동 출력 전류의 역 성분을 출력하는 단계;
    바이어스 성분과 신호 성분을 갖는 제3 싱글-엔드형 입력 전류를 수신하는 단계;
    제1 공유 단자를 통해 상기 제3 싱글-엔드형 입력 전류, 상기 제1 차동 출력 전류 역 성분 및 상기 제2 차동 출력 전류 비역 성분을 수신 및 결합하여 제1 싱글-엔드형 출력 전류를 발생하는 단계를 포함하고,
    상기 제1 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제1 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제2 싱글-엔드형 입력 전류와 상기 제3 싱글-엔드형 입력 전류 바이어스 성분의 합과 동일하며 상기 차동 입력 제어 전압에는 사실상 무관하고, 및
    상기 제1 싱글-엔드형 출력 전류 신호 성분은 실제로 상기 제3 싱글-엔드형 입력 전류 신호 성분의 합 및 상기 제1 싱글-엔드형 입력 전류 신호 성분과 게인 요소의 곱과 동일하며 상기 제1 및 제3 싱글-엔드형 입력 전류 바이어스 성분과 상기 제2 싱글-엔드형 입력 전류에는 사실상 무관하고, 상기 게인 요소는 상기 차동 입력 제어 전압과 관련하여 변화하는 0과 1사이의 값을 가지며; 및
    상기 제2 공유 단자를 통해 상기 제1 차동 출력 전류 비역 성분과 상기 제2 차동 출력 전류 역 성분을 수신 및 결합하여 제2 싱글-엔드형 출력 전류를 발생하는 단계를 포함하고,
    상기 제2 싱글-엔드형 출력 전류는 바이어스 성분과 신호 성분을 갖고,
    상기 제2 싱글-엔드형 출력 전류 바이어스 성분은 실제로 상기 제1 싱글-엔드형 입력 전류 바이어스 성분과 동일하며 상기 차동 입력 제어 전압에는 사실상 무관하고, 및
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