KR20000027550A - 래치 구조를 갖는 기억회로 - Google Patents

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Abstract

본 발명은 리던던시 셀을 갖는 플래쉬 메모리셀에서 스위칭 수단을 사용하여 불량난 어드레스를 기억시키기 위한 퓨즈 셀로 가해지는 스트레스를 차단시켜 줌으로써, 셀 신뢰성을 향상시킬 수 있는 래치 구조를 갖는 기억 회로에 관한 것이다.
본 발명은 제 1 및 제 2 퓨즈 셀과 제 1 및 제 2 PMOS 트랜지스터로 구성되며, 제 1 및 제 2 출력노드를 갖는 래치 회로와, 상기 제 1 퓨즈 셀 및 상기 제 1 PMOS 트랜지스터간에 접속되며 상기 래치 회로의 제 2 출력노드의 전압에 따라 선택적으로 구동되는 제 1 스위칭 수단과, 상기 제 2 퓨즈 셀 및 상기 제 2 PMOS 트랜지스터간에 접속되며 상기 래치 회로의 제 1 출력노드의 전압에 따라 선택적으로 구동되는 제 2 스위칭 수단을 포함하여 구성된 래치 구조를 갖는 기억 회로를 제시한다.

Description

래치 구조를 갖는 기억 회로
본 발명은 래치구조를 갖는 기억 회로에 관한 것으로, 특히 리던던시 셀(Redundancy cell)을 갖는 플래쉬 메모리셀에서 스위칭 수단을 사용하여 불량난 어드레스(Failed address)를 기억시키기 위한 퓨즈 셀로 가해지는 스트레스(Stress)를 차단시켜 줌으로써, 셀 신뢰성을 향상시킬 수 있는 래치 구조를 갖는 기억 회로에 관한 것이다.
도 1은 일반적인 리던던시 동작을 설명하기 위해 도시한 도면이다. 메모리셀 블록은 메인 메모리셀 블록(1)과 리던던시 메모리셀 블록(2)으로 나뉘어진다. 상기 메인 메모리셀 블록(1)의 어느 한 메모리셀이 불량(Fail)인 경우, 기억(memory) 회로(3)에 상기 불량난 메모리셀에 해당하는 데이터를 래치하게 된다. 리던던시 회로(4)는 상기 기억 회로(3)에 래치된 데이터에 의해 상기 리던던시 메모리셀 블록(2)의 해당 메모리셀 데이터를 입출력 회로(5)로 출력하게 된다. 그러므로, 상기 메인 메모리셀 블록(1)의 불량난 메모리셀 대신에 상기 리던던시 메모리셀 블록(2) 메모리셀의 데이터가 출력되게 된다.
본 발명에서는 상기 기억 회로(3)를 보다 구체적으로 설명하고자 한다.
도 2는 종래의 래치 구조를 갖는 기억 회로도이다. 래치 회로(10)는 콘트롤 전압(VCCR)을 입력으로 하는 제 1 및 제 2 퓨즈 셀(11 및 12)과 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)로 구성된다. 두 개의 셀(C1 및 C2)이 병렬 접속된 제 1 퓨즈 셀(11)의 출력인 제 1 노드(K1)와, 하나의 셀(C3)로 구성된 제 2 퓨즈 셀(12)의 출력인 제 2 노드(K2)의 각 전위는 상기 제 1 및 제 2 퓨즈 셀(11 및 12)로 흐르는 전류 비율(IL및 IR)에 따라 초기(initial) 상태로 래치(latch) 된다. 이후, 상기 제 1 및 제 2 퓨즈 셀(11 및 12)에 기억된 데이터에 의해 상기 제 1 노드(K1) 및 제 2 노드(K2)는 로우(Low) 또는 하이(High) 상태로 래치된다. 상기 제 2 노드(K2)에 래치된 데이터는 인버터(13)를 통해 출력단자(OUT)로 출력된다.
예를 들어, 제 1 퓨즈 셀(11)로 흐르는 전류(IL)가 제 2 퓨즈 셀(12)로 흐르는 전류(IR)보다 작을 경우(제 1 퓨즈 셀은 프로그램 상태, 제 2 퓨즈 셀은 소거 상태)의 동작을 설명하면 다음과 같다.
상기 제 1 퓨즈 셀(11)로 흐르는 전류(IL)에 의해 상기 제 1 노드(K1)는 하이 상태로 된다. 또한, 제 2 퓨즈 셀(12)로 흐르는 전류(IR)에 의해 제 2 노드(K2)는 로우 상태로 된다. 이때, 상기 제 1 노드(K1)의 전압을 입력으로 하는 제 2 PMOS 트랜지스터(P2)는 턴오프(Turn off) 되고, 상기 제 2 노드(K2)의 전압을 입력으로 하는 제 1 PMOS 트랜지스터(P1)는 턴온(Turn on) 된다.
이때, 상기 제 2 노드(K2) 및 접지단자(Vss)간에는 상기 제 2 퓨즈 셀(12)을 통해 전류 패스(Pass)가 형성된다. 그러므로, 상기 제 2 노드(K2)에는 상기 제 2 퓨즈 셀(12)을 통해 접지단자(Vss)로부터 접지전압이 공급된다. 또한, 상기 제 1 노드(K1) 및 전원단자(Vcc)간에는 상기 제 1 PMOS 트랜지스터(P1)를 통해 전류 패스가 형성된다. 그러므로, 상기 제 1 노드(K1)에는 전원단자(Vcc)로부터 전원전압이 공급된다. 따라서, 상기 제 1 및 제 2 노드(K1 및 K2)는 각각 하이 및 로우 상태로 래치된다.
반대로, 제 1 퓨즈 셀(11)은 소거 상태, 제 2 퓨즈 셀(12)은 프로그램 상태인 경우의 동작을 설명하면 다음과 같다.
상기 제 2 노드(K2) 및 전원단자(Vcc)간에는 상기 제 2 PMOS 트랜지스터(P2)를 통해 전류 패스가 형성된다. 그러므로, 상기 제 2 노드(K2)에는 상기 제 2 PMOS 트랜지스터(P2)를 통해 전원단자(Vcc)로부터 전원전압이 공급된다. 또한, 상기 제 1 노드(K1) 및 접지단자(Vss)간에는 상기 제 1 퓨즈 셀(11)을 통해 전류 패스(Pass)가 형성된다. 그러므로, 상기 제 1 노드(K1)에는 상기 제 1 퓨즈 셀(11)을 통해 접지단자(Vss)로 부터 접지전압이 공급된다. 따라서, 상기 제 1 및 제 2 노드(K1 및 K2)는 각각 로우 및 하이 상태로 래치된다.
상술한 바와 같이 상기 제 1 및 제 2 퓨즈 셀(11 및 12)에 기억된 데이터에 의해 상기 제 1 노드(K1) 및 제 2 노드(K2)의 전위가 결정되게 된다.
그러나, 이러한 종래의 기억 회로는 상기 제 1 및 제 2 노드(K1 및 K2)의 전위가 완전한 접지전압(Vss) 또는 전원전압(Vcc)을 갖게 됨으로써, 상기 제 1 퓨즈 셀(11)의 소스(Source)로 전원전압(Vcc)이 인가되는 경우가 발생한다. 이로 인해 전원전압(Vcc)이 높을 경우 소스 접합(Source side junction)에서의 브레이크다운(Breakdown) 발생으로 인해 소모 전력이 커지게 되고, 전원전압(Vcc)이 불안정한 조건에서는 셀의 특성을 변형시키게 되어 셀의 신뢰성의 저하되는 단점이 있다.
따라서, 본 발명은 리던던시 셀을 갖는 플래쉬 메모리셀에서 스위칭 수단을 사용하여 불량난 어드레스를 기억시키기 위한 퓨즈 셀로 가해지는 스트레스를 차단시켜 줌으로써, 상술한 단점을 해결할 수 있는 래치 구조를 갖는 기억 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 제 1 및 제 2 퓨즈 셀과 제 1 및 제 2 PMOS 트랜지스터로 구성되며 제 1 및 제 2 출력노드를 갖는 래치 회로와, 상기 제 1 퓨즈 셀 및 상기 제 1 PMOS 트랜지스터간에 접속되며 상기 래치 회로의 제 2 출력노드의 전압에 따라 선택적으로 구동되는 제 1 스위칭 수단과, 상기 제 2 퓨즈 셀 및 상기 제 2 PMOS 트랜지스터간에 접속되며 상기 래치 회로의 제 1 출력노드의 전압에 따라 선택적으로 구동되는 제 2 스위칭 수단을 포함하여 구성된 것을 특징으로 한다.
도 1은 일반적인 리던던시 동작을 설명하기 위해 도시한 도면.
도 2는 종래의 래치 구조를 갖는 기억 회로도.
도 3은 본 발명에 따른 래치 구조를 갖는 기억 회로도.
<도면의 주요 부분에 대한 부호의 설명>
20: 래치 회로 21, 22: 퓨즈 셀
23: 인버터 N11, N12: NMOS 트랜지스터
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 래치 구조를 갖는 기억 회로도이다.
래치 회로(20)는 콘트롤 전압(VCCR)을 입력으로 하는 제 1 및 제 2 퓨즈 셀(21 및 22)과 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)로 구성된다. 또한, 두 개의 셀(C11 및 C12)이 병렬 접속된 상기 제 1 퓨즈 셀(21)의 출력 및 제 1 노드(K11)를 경유한 상기 제 1 PMOS 트랜지스터(P11) 간에는 제 2 노드(K12)의 전압을 입력으로 하는 제 1 스위칭 수단인 제 1 NMOS 트랜지스터(N11)가 접속된다. 또한, 하나의 셀(C13)로 구성된 제 2 퓨즈 셀(22)의 출력 및 제 2 노드(K12)를 경유한 상기 제 2 PMOS 트랜지스터(P12) 간에는 상기 제 1 노드(K11)의 전압을 입력으로 하는 제 2 스위칭 수단인 제 2 NMOS 트랜지스터(N12)가 접속된다.
상기 제 1 노드(K11) 및 제 2 노드(K12)의 각 전위는 상기 제 1 및 제 2 퓨즈 셀(21 및 22)로 흐르는 전류 비율(IL및 IR)에 따라 초기(initial) 상태로 래치(latch)된다.
이후, 상기 제 1 및 제 2 퓨즈 셀(21 및 22)에 기억된 데이터에 의해 상기 제 1 노드(K11) 및 제 2 노드(K12)는 하이 또는 로우 상태로 래치된다. 상기 제 2 노드(K12)에 래치된 데이터는 인버터(23)를 통해 출력단자(OUT)로 출력된다.
예를 들어, 제 1 퓨즈 셀(21)로 흐르는 전류(IL)가 제 2 퓨즈 셀(22)로 흐르는 전류(IR)보다 작을 경우(제 1 퓨즈 셀은 프로그램 상태, 제 2 퓨즈 셀은 소거 상태)의 동작을 설명하면 다음과 같다.
초기에 상기 제 1 퓨즈 셀(21)을 통해 흐르는 전류(IL)에 의해 상기 제 1 노드(K11)는 하이 상태로 된다. 또한, 제 2 퓨즈 셀(22)을 통해 흐르는 전류(IR)에 의해 제 2 노드(K12)는 로우 상태로 된다. 이때, 상기 제 1 노드(K11)의 전압을 입력으로 하는 제 2 PMOS 트랜지스터(P12)는 턴오프 되고, 상기 제 2 NMOS 트랜지스터(N12)는 턴온 된다. 또한, 상기 제 2 노드(K12)의 전압을 입력으로 하는 제 1 PMOS 트랜지스터(P11)는 턴온 되고, 상기 제 1 NMOS 트랜지스터(N11)는 턴오프 된다.
이때, 상기 제 2 노드(K12) 및 접지단자(Vss)간에는 상기 제 2 퓨즈 셀(22) 및 제 2 NMOS 트랜지스터(N12)를 통해 전류 패스가 형성된다. 그러므로, 상기 제 2 노드(K12)에는 상기 제 2 퓨즈 셀(22) 및 제 2 NMOS 트랜지스터(N12)를 통해 접지단자(Vss)로부터 접지전압이 공급된다. 또한, 제 1 노드(K11) 및 전원단자(Vcc)간에는 상기 제 1 PMOS 트랜지스터(P11)를 통해 전류 패스가 형성된다. 그러므로, 상기 제 1 노드(K11)에는 상기 제 1 PMOS 트랜지스터(P11)를 통해 전원단자(Vcc)로부터 전원전압이 공급된다. 따라서, 상기 제 1 및 제 2 노드(K11 및 K12)는 각각 하이 및 로우 상태로 래치된다.
이때, 상기 전원단자(Vcc)로부터 상기 제 1 PMOS 트랜지스터(P11)를 통해 상기 제 1 퓨즈 셀(21)의 소스 단자로 공급되는 전원전압은 상기 제 1 NMOS 트랜지스터(N11)에 의해 차단되게 된다. 그러므로, 상기 제 1 퓨즈 셀(21)의 소스는 전원전압에 의한 스트레스를 받지 않게 된다.
반대로, 제 1 퓨즈 셀(21)로 흐르는 전류(IL)가 제 2 퓨즈 셀(22)로 흐르는 전류(IR)보다 클 경우(제 1 퓨즈 셀은 소거 상태, 제 2 퓨즈 셀은 프로그램 상태)의 동작을 설명하면 다음과 같다.
초기에 상기 제 1 퓨즈 셀(21)을 통해 흐르는 전류(IL)에 의해 상기 제 1 노드(K11)는 로우 상태로 된다. 또한, 제 2 퓨즈 셀(22)을 통해 흐르는 전류(IR)에 의해 제 2 노드(K12)는 하이 상태로 래치된다. 이때, 상기 제 1 노드(K11)의 전압을 입력으로 하는 제 2 PMOS 트랜지스터(P12)는 턴온 되고, 상기 제 2 NMOS 트랜지스터(N12)는 턴오프 된다. 또한, 상기 제 2 노드(K12)의 전압을 입력으로 하는 제 1 PMOS 트랜지스터(P11)는 턴오프 되고, 상기 제 1 NMOS 트랜지스터(N11)는 턴온 된다.
이때, 상기 제 1 노드(K11) 및 접지단자(Vss)간에는 상기 제 1 퓨즈 셀(21) 및 제 1 NMOS 트랜지스터(N11)를 통해 전류 패스가 형성된다. 그러므로, 상기 제 1 노드(K11)에는 상기 제 1 퓨즈 셀(21) 및 제 1 NMOS 트랜지스터(N11)를 통해 접지단자(Vss)로부터 접지전압이 공급된다. 또한, 제 2 노드(K12) 및 전원단자(Vcc)간에는 상기 제 2 PMOS 트랜지스터(P12)를 통해 전류 패스가 형성된다. 그러므로, 상기 제 2 노드(K12)에는 상기 제 2 PMOS 트랜지스터(P12)를 통해 전원단자(Vcc)로부터 전원전압이 공급된다. 따라서, 상기 제 1 및 제 2 노드(K11 및 K12)는 각각 로우 및 하이 상태로 래치된다.
이때, 상기 전원단자(Vcc)로부터 상기 제 2 PMOS 트랜지스터(P12)를 통해 상기 제 2 퓨즈 셀(22)의 소스 단자로 공급되는 전원전압은 상기 제 2 NMOS 트랜지스터(N12)에 의해 차단되게 된다. 그러므로, 상기 제 2 퓨즈 셀(22)의 소스는 전원전압에 의한 스트레스를 받지 않게 된다.
상술한 바와 같이 본 발명에 의하면 리던던시 셀을 갖는 플래쉬 메모리셀에서 스위칭 수단을 사용하여 불량난 어드레스를 기억시키기 위한 퓨즈 셀로 가해지는 스트레스를 차단시켜 줌으로써, 브레이크다운 발생을 방지하고, 셀의 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 제 1 및 제 2 퓨즈 셀과 제 1 및 제 2 트랜지스터로 구성되며, 제 1 및 제 2 출력노드를 갖는 래치 회로와,
    상기 제 1 퓨즈 셀 및 상기 제 1 트랜지스터간에 접속되며 상기 래치 회로의 제 2 출력노드의 전압에 따라 선택적으로 구동되는 제 1 스위칭 수단과,
    상기 제 2 퓨즈 셀 및 상기 제 2 트랜지스터간에 접속되며 상기 래치 회로의 제 1 출력노드의 전압에 따라 선택적으로 구동되는 제 2 스위칭 수단을 포함하여 구성된 것을 특징으로 하는 래치 구조를 갖는 기억 회로.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭 수단은 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치 구조를 갖는 기억 회로.
  3. 제 1 항에 있어서,
    상기 제 2 스위칭 수단은 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치 구조를 갖는 기억 회로.
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