KR20000027135A - 중첩된 웰 영역을 갖는 전력용 반도체소자 - Google Patents

중첩된 웰 영역을 갖는 전력용 반도체소자 Download PDF

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Abstract

본 발명의 전력용 반도체 소자는 별도의 역방향 전류의 이동 통로를 갖는데, 이 역방향 전류의 이동 통로는 제1 도전형의 고농도 반도체 기판 상에 형성된 동일 도전형의 저농도 드리프트 영역의 일정 영역에 형성된다. 즉, 드리프트 영역 상에서는 제2 도전형의 베이스 영역이 형성되는데, 이 베이스 영역은 일정한 길이의 스트라이프형으로 형성된 제1 베이스 영역 및 좌우로 돌출되어 제1 베이스 영역보다 넓은 폭을 갖도록 형성된 제2 베이스 영역을 포함한다. 제1 베이스 영역 내에는 소스 영역이 형성되며, 제1 컨택을 통하여 소스 전극과 연결되며, 제2 베이스 영역 내에는 소스 영역이 존재하지 않으며, 제1 컨택보다 넓은 면적의 제2 컨택을 통하여 소스 전극과 연결된다. 따라서, 역방향 전류는 제2 베이스 영역을 통하여 직접 소스 전극으로 대부분이 유출되며, 제1 베이스 영역을 통하여 흐르는 역방향 전류량이 크게 감소되므로, 기생 바이폴라 트랜지스터의 턴 온을 억제할 수 있다.

Description

중첩된 웰 영역을 갖는 전력용 반도체 소자
본 발명은 전력용 반도체 소자에 관한 것으로서, 전기적 내량이 향상되도록 중첩된 웰 영역을 갖는 전력용 반도체 소자에 관한 것이다.
전력용 반도체 소자, 예컨대 전력용 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 또는 IGBT(Insulated Gate Bipolar Transistor)는 초고속 스위칭 성능, 즉 스위칭 손실이 적고 회로 주파수를 높일 수 있다는 특성으로 인하여 스위칭 응용 분야에서 널리 이용되고 있다.
도 1은 종래의 전력용 반도체 소자의 세포형 액티브 패턴을 나타내 보인 레이아웃도이고, 도 2는 스트라이프형 액티브 패턴을 나타내 보인 레이아웃도이다. 그리고 도 3은 도 1 및 도 2의 선 Ⅰ-Ⅰ을 따라 도시한 단면도이다. 도 1 내지 도 3에서 동일한 참조 부호는 동일한 영역 또는 부재를 나타낸다.
도 1 또는 도 2와 도 3을 참조하면, n형의 고농도 반도체 기판(1)이 드레인 영역으로 사용된다. 반도체 기판(1)상에는 n형의 저농도 반도체 영역(2)이 형성되어 있다. 반도체 영역(2)은 드리프트 영역으로 사용된다. 반도체 영역(2)의 상부 일정 영역에는 p형의 베이스 영역(3)이 형성되어 있으며, 베이스 영역(3)의 일정 영역에는 깊은 p형의 고농도 영역(4) 및 n형의 고농도 소스 영역(5)이 형성되어 있다. 게이트 전극(7)은 게이트 절연막(6)을 통하여 채널이 형성되는 영역과 전기적으로 연결되도록 형성되어 있고, 소스 전극(8)은 소스 컨택(15)을 통하여 소스 영역(5)과 전기적으로 연결되도록 형성되어 있으며, 그리고 드레인 전극(9)은 반도체 기판(1)과 전기적으로 연결되도록 형성되어 있다. 게이트 전극(7)과 소스 전극(8)은 절연막(10)에 의해 서로 절연되어 있다.
이와 같은 구조의 종래 전력용 반도체 소자에 있어서, 도 1에 도시된 바와 같이, 세포형 액티브 패턴을 갖는 구조는, 단위 면적당 흐를 수 있는 전류의 양을 극대화할 수 있는 구조이지만, 게이트 전극(7)과 반도체 영역(도 3의 2)의 접촉 면적(도면에서 빗금으로 표시된 부분)이 넓으므로, 게이트-드레인 사이의 밀러 커패시턴스가 높으며, 이에 따른 부 궤환 효과(negative feedback effect)로 인하여 스위칭 동작시의 전력 손실이 크다는 단점이 있다. 또한 베이스 영역(3)과 반도체 영역(도 3의 2) 접합부의 모서리 부분이 구형 접합 형태를 나타내므로 소자의 브레이크다운 전압 효율이 떨어진다. 더욱이 소자의 내량 향상을 위하여, 베이스 영역(3) 내에 p형의 고농도 영역(도 3의 4)을 깊게 형성시키는 경우에 전계 밀집 현상이 보다 쉽게 발생하여 브레이크다운 전압 효율이 더욱 떨어진다.
이에 반하여, 도 2에 도시된 바와 같이, 스트라이프형 패턴 구조는, 게이트 전극(7)과 반도체 영역(도 3의 2)의 접촉 면적(도면에서 빗금으로 표시된 부분)이 상대적으로 작으므로 밀러 커패시턴스가 상대적으로 작다. 따라서 스위칭 동작시에 전력 손실이 덜 발생한다. 그리고 베이스 영역(3)과 반도체 영역(도 3의 2) 접합부가 원통 접합 형태를 나타내므로 소자의 브레이크다운 전압 효율이 상대적으로 높다는 장점이 있다.
그러나 세포형 액티브 패턴 구조와 마찬가지로 스트라이프형 패턴 구조도 또한 고속 스위칭 동작시에 인가되는 과도 전압으로 인하여 소자 자체가 파괴될 수도 있다는 문제점을 갖고 있다. 즉 베이스 영역과 반도체 영역으로 형성되는 pn 다이오드가 도전 상태로부터 회복하는 동안에 시간에 대한 드레인-소스간 전압 변화율이 충분히 크게 되면, n형 소스 영역, p형 베이스 영역 및 n형 반도체 영역에 의해 형성되는 기생 npn 바이폴라 접합 트랜지스터가 턴-온 되어 소자에 치명적인 손상이 가해진다. 이를 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 종래 전력용 반도체 소자의 등가 회로도이다.
도 4를 참조하면, 베이스 영역과 반도체 영역 사이에 pn 다이오드(20)가 형성되고, 이 pn 다이오드(20)의 애노드쪽인 베이스 영역의 소스 영역 하단에는 저항 성분인 RB(21)가 형성된다. 그리고 n형 소스 영역, p형 베이스 영역 및 n형 반도체 영역에 의해 형성되는 기생 npn 바이폴라 트랜지스터(22)의 베이스 단자는 pn 다이오드(20)의 에노드와 저항 성분인 RB(21) 사이에 연결된다. 이와 같은 등가 회로를 갖는 전력용 반도체 소자가 유동성 부하와 함께 사용되는 경우에, 소자 오프시에 유도성 부하에 저장된 에너지는 전력용 반도체 소자의 드레인-소스 단자를 통하여 방전되어야 한다. 그런데, 이 기간 동안에 베이스 영역 및 반도체 영역에 의해 형성되는 pn 다이오드(20)에 큰 역방향 전압이 인가되며, 이에 따라 브레이크다운 현상이 발생하여 드레인 전극으로부터 소스 전극으로 큰 역방향 전류(IR)가 흐른다. 이 역방향 전류(IR)는 소스 영역 하단의 베이스 영역을 흐르면서 이 부분에서의 저항 성부인 RB(21)에 의해 전압 강하를 유발시킨다. 그러면, 베이스 영역 및 소스 영역의 접합부에서 전압차가 발생되고, 이 전압차가 베이스 영역 및 소스 영역의 접합부를 순 바이어스 시킬 정도로 큰 값(예컨대 0.7V 이상)이 되면 기생 npn 바이폴라 트랜지스터(22)가 턴-온 된다. 이 기생 npn 바이폴라 트랜지스터가 턴 온 되면 더 이상 게이트 전극을 통하여 소자를 컨트롤할 수 없으며, 기생 npn 바이폴라 트랜지스터의 컬렉터 단자로부터 에미터 단자로 과다한 전류가 흐르게 되어 소자 자체가 파괴될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는, 역방향 전류의 이동 통로를 별도로 형성하여 기생 바이폴라 트랜지스터의 턴 온을 억제시키는 전력용 반도체 소자를 제공하는 것이다.
도 1은 종래 전력용 반도체 소자의 세포형 액티브 패턴을 나타내 보인 레이아웃도이다.
도 2는 종래 전력용 반도체 소자의 스트라이프형 액티브 패턴을 나타내 보인 레이아웃도이다.
도 3은 도 1 및 도 2의 선 Ⅰ-Ⅰ을 따라 도시한 단면도이다.
도 4는 종래 전력용 반도체 소자의 등가 회로도이다.
도 5는 본 발명에 따른 전력용 반도체 소자의 액티브 패턴을 나타내 보인 레이아웃도이다.
도 6은 도 5의 선 Ⅱ-Ⅱ을 따라 도시한 단면도이다.
도 7은 도 5의 선 Ⅲ-Ⅲ을 따라 도시한 단면도이다.
도 8은 본 발명에 따른 전력용 반도체 소자의 등가 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 전력용 반도체 소자의 액티브 패턴을 나타내 보인 레이아웃도이다.
도 10은 본 발명의 또 다른 실시예에 따른 전력용 반도체 소자의 액티브 패턴을 나타내 보인 레이아웃도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 전력용 반도체 소자에 따르면, 제1 도전형의 고농도 반도체 기판상에 동일 도전형의 저농도 드리프트 영역이 형성된다. 상기 드리프트 영역 상에는 제2 도전형의 베이스 영역이 형성되는데, 상기 베이스 영역은 일정한 길이의 스트라이프형으로 형성된 제1 베이스 영역 및 좌우로 돌출되어 상기 제1 베이스 영역보다 넓은 폭을 갖도록 형성된 제2 베이스 영역을 포함한다. 제1 도전형의 소스 영역은 상기 제1 베이스 영역의 상부 일정 영역에 형성된다. 게이트 전극은 상기 베이스 영역내의 채널이 형성될 영역과 절연막을 통하여 전기적으로 연결되도록 형성되고, 소스 전극은 상기 소스 영역에 전기적으로 연결되도록 형성되며, 그리고 드레인 전극은 상기 반도체 기판에 전기적으로 연결되도록 형성된다.
여기서, 상기 제2 베이스 영역의 크기와 제1 베이스 영역의 크기의 비율은 1:10이상인 것이 바람직하며, 상기 제2 베이스 영역은 인접된 셀의 제2 베이스 영역들과 나란하게 또는 비스듬히 중첩되는 것이 바람직하다.
그리고 상기 제2 베이스 영역의 불순물 농도는 상기 제1 영역의 불순물 농도보다 높은 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 5는 본 발명의 바람직한 실시예에 따른 전력용 반도체 소자의 액티브 패턴을 나타내 보인 레이아웃도이다. 도 5에 도시된 레이아웃도는 예시로서 제1 셀(A) 및 제1 셀과 인접한 제2 셀(B)만을 나타내었다.
도 5를 참조하면, 본 발명에 따른 전력용 반도체 소자의 각 단위 셀은 제1 영역(Ⅰ영역) 및 제2 영역(Ⅱ영역)을 포함한다. 제1 영역은 스트라이프형의 액티브 패턴이 형성되는 영역이며, 제2 영역에는 역방향 전류의 이동 통로를 별도로 제공하기 위한 영역이다. 제1 영역과 제2 영역은 동일 반도체 기판(미도시)상에 형성되며, 동일한 드리프트 영역(미도시)을 갖지만, 베이스 영역은 각 영역에서 서로 다른 불순물 농도 및 구조로 형성된다. 즉, 제1 영역에서는 제1 베이스 영역(121)이 형성되며, 제2 영역에서는 제1 베이스 영역(121)과 서로 다른 불순물 농도 및 다른 구조의 제2 베이스 영역(122)이 형성된다. 제2 베이스 영역(121)에서의 불순물 농도는 제1 베이스 영역(120)에서의 불순물보다 높으며, 크기는 제1 베이스 영역(120)의 크기보다 1/10이하이다.
소스 영역(140)은 제1 영역내의 제1 베이스 영역(121)내의 일정 영역에만 형성되며 제2 베이스 영역(122)내에는 형성되지 않는다. 따라서 실질적인 액티브 영역은 제1 영역이며, 이 제1 영역을 스트라이프형으로 형성되므로 제1 베이스 영역(121)과 드리프트 영역의 접합부가 원통형 접합을 이루므로 브레이크다운 전압을 높일 수 있다. 제1 영역에서, 제1 베이스 영역(121)내의 소스 영역(140)은 제1 컨택(181)을 통하여 소스 전극(미도시)과 연결된다. 제2 영역에서, 제2 베이스 영역(122)은 제2 컨택(182)을 통하여 소스 전극(미도시)과 연결된다. 게이트 전극(150)은 제1 영역에서의 폭보다 제2 영역에서의 폭이 더 좁도록 형성되며, 이에 따라 게이트 전극(150)과 드리프트 영역의 접촉 면적이 작게 되어 밀러 커패시턴스가 감소된다. 이와 같이 밀러 커패시턴스가 감소되므로, 스위칭 동작시의 전력 손실이 감소되어 스위칭 특성을 향상시킨다. 한편, 제2 베이스 영역(122)은 인접한 제2 셀(B)의 제2 베이스 영역과 중첩되도록 형성된다. 도면에서 중첩된 부분은 빗금으로 표시하였다.
도 6은 도 5의 선 Ⅱ-Ⅱ을 따라 도시한 단면도로서, 본 발명의 바람직한 실시예에 따른 전력용 반도체 소자의 제1 영역의 단면 구조를 나타낸다. 그리고 도 7은 도 5의 선 Ⅲ-Ⅲ을 따라 도시한 단면도로서, 본 발명의 바람직한 실시예에 따른 전력용 반도체 소자의 제2 영역의 단면 구조를 나타낸다.
도 6 및 도 7을 참조하면, 드레인 영역으로 사용되는 고농도 반도체 기판(100)상에 저농도 드리프트 영역(110)이 형성된다. 상기 반도체 기판(100)의 도전성은 전력용 MOSFET의 경우에는 n형이고, IGBT의 경우에는 p형이다. 상기 드리프트 영역(110)의 도전성은 전력용 MOSFET의 경우와 IGBT의 경우 모두 n형이다. 드리프트 영역(110)의 상부 일정 영역에는 p형의 베이스 영역이 형성되는데, 제1 영역에서는 제1 베이스 영역(121)이 형성되며(도 6 참조), 제2 영역에서는 제2 베이스 영역(122)이 형성된다. 앞서 설명한 바와 같이, 제2 베이스 영역(122)의 불순물 농도는 제1 베이스 영역(121)의 불순물 농도보다 높은 고농도이며, 제2 베이스 영역(122)의 폭은 제1 베이스 영역(121)의 폭보다 더 크다. 특히 제2 영역에서는 제1 셀(A)의 제2 베이스 영역(122)과 인접한 제2 셀(B)의 제2 베이스 영역(122')이 중첩된 부분(도 7에서 점선으로 표시한 부분)이 존재한다.
제1 영역의 제1 베이스 영역(121)의 상부 일정 영역에는 n형의 고농도 소스 영역(140)이 형성되는 한편, p형의 고농도 웰 영역(130)이 깊게 형성된다. 이에 반하여 제2 영역의 제2 베이스 영역(122)내에는 소스 영역이 형성되지 않는다. 따라서, 제2 영역 내에서는 도전 채널이 형성되지 않으며, 기생 바이폴라 트랜지스터도 형성되지 않는다. 또한 제2 베이스 영역 형성을 위한 불순물 이온을 주입한 후에 열확산을 시켜 인접 셀의 제2 베이스 영역과 중첩되도록 함으로써 단일 베이스 접합 웰이 형성된다. 따라서 저농도층 부분이 최소화된 효율적인 다이오드 특성을 나타낸다.
게이트 전극(150)은, 제1 영역에서 도전 채널을 형성될 드리프트 영역(110)의 표면과 소스 영역(140) 사이의 제1 베이스 영역(121)상에 절연막을 통해 전기적으로 연결되도록 형성되며, 제2 영역에서는 제2 베이스 영역(122)의 일정 영역 상에 절연막을 통해 형성된다. 앞서 설명한 바와 같이, 게이트 전극(150)의 폭은 제1 영역에서 더 길다. 소스 전극(160)은, 제1 영역에서 제1 컨택을 통하여 소스 영역(140)과 전기적으로 연결되도록 형성되고, 제2 영역에서는 제1 컨택보다 더 넓은 제2 컨택을 통하여 제2 베이스 영역(122)과 직접 전기적으로 연결되도록 형성된다. 한편, 드레인 전극(170)은 반도체 기판(100)과 전기적으로 연결되도록 형성된다.
도 8은 본 발명의 바람직한 실시예에 따른 전력용 반도체 소자의 등가 회로도이다.
도 6 내지 도 8을 참조하면, 제1 영역의 제1 베이스 영역(121)과 드리프트 영역(110)에 의해 제1 pn 다이오드(200)가 형성되며, 이 제1 pn 다이오드(200)의 애노드쪽인 제1 베이스 영역(121)의 소스 영역(140) 하단부에는 저항 성분인 RB'(210)가 형성된다. 그리고 소스 영역(140), 제1 베이스 영역(121) 및 드리프트 영역(110)에 의해 형성되는 기생 npn 바이폴라 트랜지스터(220)의 베이스 단자는 제1 pn 다이오드(200)의 에노드와 저항 성분인 RB'(210) 사이에 연결된다.
한편, 제2 영역의 제2 베이스 영역(122)과 드리프트 영역(110)에 의해 제2 pn 다이오드(230)가 드레인 전극(170)과 소스 전극(160) 사이에 형성된다. 도 6 및 도 7을 참조하여 설명한 바와 같이, 제2 베이스 영역(122)의 폭이 제1 베이스 영역(121)의 폭보다 크므로, 제2 pn 다이오드(230)의 용량이 제1 pn 다이오드(200)의 용량보다 더 크다. 더욱이 제2 베이스 영역(122)의 불순물 농도가 제1 베이스 영역(121)의 불순물 농도보다 더 크므로 저항이 더 낮다. 따라서 반도체 기판(100)으로부터 소스 전극(160)으로 흐르는 역방향 전류의 대부분(IR2)이 제2 pn 다이오드(230)를 통하여 흐르게 되며, 이에 따라 제1 pn 다이오드(200)를 지나서 저항 성분 RB'(210)로 흐르는 역방향 전류(IR1)량이 감소하게 된다. 이와 같이 저항 성분 RB'(210)로 흐르는 역방향 전류(IR1)량이 감소하게 됨에 따라 기생 바이폴라 트랜지스터(220)의 턴 온이 억제된다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 전력용 반도체 소자의 액티브 패턴을 나타내 보인 레이아웃도이다. 본 실시예들은, 도 5를 참조하여 설명한 실시예와 거의 동일하지만, 제1 셀(A)의 제2 영역(Ⅱ영역)과 상기 제1 셀(A)과 인접한 제2 셀(B)의 제2 영역이 동일한 선상에서 나란하게 형성되어 있지 않고 비스듬히 형성된다는 점이 다르다.
즉, 도 9 및 도 10에 각각 도시된 바와 같이, 인접한 셀들의 제2 영역들이 비스듬히 형성되므로 각 셀에서의 게이트 전극(150)의 폭이 더 커지고, 이에 따라 게이트 전극(150)에서의 저항값을 감소시키는 효과가 발생한다. 또한 본 실시예들에서도 앞서 설명한 바와 같은 기생 바이폴라 트랜지스터의 턴 온을 억제하는 효과 역시 동일하게 구현할 수 있음은 당연하다.
본 명세서에서 본 발명의 바람직한 실시예를 위주로 설명하였지만, 당업자에게 명백한 여러 가지 변형들이 이루어질 수 있다. 예를 들면 본 발명의 바람직한 실시예에서는 반도체 기판이 n형 도전성을 갖지만, p형 도전성을 갖는 반도체 기판을 사용할 수도 있다. 또한 각 영역의 도전성을 반대로 형성할 수도 있다. 따라서 본 발명의 진정한 기술적 범위는 특허 청구의 범위에 의해 한정되어야 할 것이다.
이상의 설명에서와 같이, 본 발명에 따른 웰 영역이 중첩된 스트라이프 패턴을 갖는 전력용 반도체 소자에 의하면 다음과 같은 이점이 있다.
첫째로 제2 영역에 형성된 제2 베이스 영역이 인접한 셀의 제2 베이스 영역과 중첩되어 있으므로 넓은 면적의 pn 다이오드가 형성되어 많은 양의 역방향 전류를 흐르게 함으로써 제1 영역에서의 기생 바이폴라 트랜지스터의 턴-온을 억제할 수 있으며, 시간에 대한 드레인 전압의 변화율을 증가시킬 수 있다.
둘째로 제2 영역에서의 게이트-드레인 사이의 커패시턴스 성분이 거의 존재하지 않으므로 소자 전체의 스위칭 특성이 향상되고 전력 손실이 적어진다.
셋째로 실질적으로 액티브 영역인 제1 영역이 스트라이프형 구조로 이루어지므로 베이스 영역과 드리프트 영역 사이의 접합부가 원통형 접합으로 형성되어 브레이크다운 전압을 높일 수 있다.

Claims (11)

  1. 제1 도전형의 고농도 반도체 기판;
    상기 반도체 기판상에 형성된 동일 도전형의 저농도 드리프트 영역;
    상기 드리프트 영역 상에 형성되되, 일정한 길이의 스트라이프형으로 형성된 제1 베이스 영역 및 좌우로 돌출되어 상기 제1 영역보다 넓은 폭을 갖도록 형성된 제2 베이스 영역을 포함하는 제2 도전형의 베이스 영역;
    상기 베이스 영역의 제1 영역의 상부 일정 영역에 형성된 제1 도전형의 소스 영역;
    상기 베이스 영역내의 채널이 형성될 영역과 절연막을 통하여 전기적으로 연결되도록 형성된 게이트 전극;
    상기 소스 영역에 전기적으로 연결되도록 형성된 소스 전극; 및
    상기 반도체 기판에 전기적으로 연결되도록 형성된 드레인 전극을 포함하는 것을 특징으로 하는 전력용 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 베이스 영역의 크기와 제1 베이스 영역의 크기의 비율은 1:10이상인 것을 특징으로 하는 전력용 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 베이스 영역은 인접된 셀의 제2 베이스 영역들과 중첩되는 것을 특징으로 하는 전력용 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 베이스 영역은 인접된 셀의 제2 베이스 영역들과 나란하게 중첩되거나, 또는 비스듬하게 중첩된 것을 특징으로 하는 전력용 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 베이스 영역은 다각형 형상으로 이루어진 것을 특징으로 하는 전력용 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 베이스 영역의 불순물 농도는 상기 제1 베이스 영역의 불순물 농도보다 높은 고농도인 것을 특징으로 하는 전력용 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 전극은 상기 제2 베이스 영역 상에서의 폭이 상기 제1 베이스 영역 상에서의 폭보다 더 작도록 형성된 것을 특징으로 하는 전력용 반도체 소자.
  8. 제1항에 있어서,
    상기 소스 전극은, 상기 제1 베이스 영역 상에서는 제1 컨택을 통하여 상기 제1 베이스 영역 및 소스 영역의 일부와 직접 접촉되도록 형성되고, 상기 제2 베이스 영역 상에서는 제2 컨택을 통하여 상기 제2 베이스 영역과 직접 접촉되도록 형성된 것을 특징으로 하는 전력용 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 컨택은 상기 제1 컨택보다 넓은 면적을 갖는 것을 특징으로 하는 전력용 반도체 소자.
  10. 제1항에 있어서,
    상기 반도체 기판의 도전형은 제2 도전형인 것을 특징으로 하는 전력용 반도체 소자.
  11. 상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 것을 특징으로 하는 전력용 반도체 소자.
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