KR20000026917A - 데이터 송/수신 회로 - Google Patents

Abstract

여기에 개시되는 외부의 회로와 데이터를 송신 및 수신하는 데이터 송/수신회로는 제 1 데이터 단자와; 제 2 데이터 단자와; 상기 외부의 회로에 데이터를 송신하는 중에는 병렬의 데이터를 이 데이터값에 대응하는 단일의 펄스 신호 및 그 상보적인 신호로 변환하여 상기 제 1 및 제 2 데이터 단자들을 통해 각각 출력하기 위한 변환 수단과; 상기 외부의 회로로부터 데이터를 수신하는 중에는 상기 제 1 및 제 2 데이터 단자들을 통해 상기 단일의 펄스 신호 및 그 상보적인 신호를 각각 입력하여 데이터의 송신 개시를 표시하는 제 1 펄스폭과 상기 데이터의 절대값에 대응되는 제 2 펄스 폭을 갖는 데이터로 복원하기 위한 복원부를 포함한다.

Description

데이터 송/수신 회로(DATA TRANSMISSION/RECEIPT CIRCUIT)

본 발명은 데이터 송/수신 회로 및 그 방법에 관한 것으로서, 구체적으로는 하나의 펄스 신호의 길이에 따라 전송 데이터를 표시하여 송수신하기 위한 데이터 송/수신 회로 및 그 방법에 관한 것이다.

데이터가 하나의 집적 회로(integrated circuit:IC) 또는 집적 회로들 사이에서 직렬로 전송될 때, 일반적으로, 동기 입/출력(synchronous input/output) 방식, UART(universal asynchronous receiver/transmitter) 방식, I²C BUS 방식 등이 이용되고 있다.

상기 동기 입/출력 방식은 동기를 맞추기 위한 클럭 라인(clock line)과, 데이터의 전송을 위한 데이터 라인(data line)을 요구한다. 즉, 데이터 전송을 위해 기본적으로 2 개의 라인들이 필요로 된다. 그리고 상기 방식은 여러 집적 회로들(ICs) 사이의 데이터 송/수신을 위해 해당하는 집적 회로를 인에이블/디스에이블(enable/disable)하기 위한 여분의 라인과, 직렬로 데이터를 송수신하기 위한 전용의 컨트롤 블럭 (control block), 즉 송/수신 회로 (receiver/transmitter circuit)을 필요로 한다.

상기 UART 방식 또한 직렬로 데이터를 송수신하기 위한 전용의 송/수신 회로를 필요로 하며, 데이터 송/수신 속도가 제한되는 단점을 가지고 있다. 그리고, 상기 I²C BUS 방식 역시 직렬로 데이터를 송수신하기 위한 전용의 송/수신 회로를 필요로 한다.

상술한 통신 방식들을 채용한 송수신 회로를 포함하는 집적 회로가 구현될 때, 상기 송수신회로가 집적회로의 칩 내에서 차지하는 면적이 크다는 문제점을 가지고 있다. 아울러, 상기 통신 방식들을 채용한 집적회로에 있어서는, 클럭 라인 또는 데이터 라인의 상태가 변할 때, EMI (Electromagnetic Interference) 노이즈가 방사되는 문제점을 가지고 있다.

한편, 송신된 데이터를 수신측에서 유효한 신호 (valid signal)로 수신하였는가를 확인하기 위해서는, 일반적으로, 패리티(parity)를 이용하여 에러를 검출하는 방법 또는 송신할 데이터의 보수값을 함께 송신하여 수신측에서 이를 확인하여 에러를 검출하는 방법들이 사용되어 왔다. 그러나 이러한 에러 검출 방법들은 에러를 확인하기 위한 복잡한 기능을 갖는 전용의 송/수신 회로에 의해서 달성될 수 있고, 또한 그 에러검출방법 그 자체의 체계가 매우 복잡한 문제점이 있었다.

따라서 본 발명의 목적은 데이터 전송시 발생되는 EMI 방사를 줄일 수 있는 데이터 송/수신 회로를 제공하는 것이다.

도 1은 본 발명에 따른 데이터 송/수신 회로의 접속 관계를 보여주는 블럭도;

도 2는 본 발명에 따른 전송 데이터를 표시하는 펄스 신호 및 그 상보적인 신호의 파형들을 보여주는 파형도;

도 3은 도 1의 데이터 라인 (DL)을 통해 전송되는 펄스 신호의 구성을 보여주는 도면;

도 4는 본 발명의 바람직한 실시예에 따른 각 데이터를 표시하는 펄스 신호들의 길이를 보여주는 도면;

도 5는 본 발명의 바람직한 실시예에 따른 데이터 송신 회로의 구성을 보여주는 블럭도;

도 6은 본 발명의 바람직한 실시예에 따른 데이터 수신 회로의 구성을 보여주는 블럭도;

도 7은 도 5의 데이터 송신 회로로부터 출력되는 펄스 신호 및 그 상보 신호의 파형들을 보여주는 도면; 그리고

도 8은 도 6의 데이터 수신 회로의 입력 신호들의 파형들과 입력된 펄스 신호가 에러 처리되지 않았을 때 발생되는 억크날리지 신호를 보여주는 도면이다.

*도면의 주요 부분에 대한 부호 설명

100:데이터 송신 회로 120:데이터 수신 회로

140, 440:데이터 처리부 160:엔코더

180:버퍼 200, 460:클럭 발생기

220, 540:프로세서 240, 560:메모리

260:제어 신호 발생기 280:펄스 발생기

300, 480:분주기 320:스위치

340, 500:카운터 360, 520:레지스터

380:비교기 400:스위치 비활성화부

420, 420a:디코더

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 외부의 회로와 데이터를 송신 및 수신하는 데이터 송/수신회로는 제 1 데이터 단자와; 제 2 데이터 단자와; 상기 외부의 회로에 데이터를 송신하는 중에는 병렬의 데이터를 이 데이터값에 대응하는 단일의 펄스 신호 및 그 상보적인 신호로 변환하여 상기 제 1 및 제 2 데이터 단자들을 통해 각각 출력하기 위한 변환 수단과; 상기 외부의 회로로부터 데이터를 수신하는 중에는 상기 제 1 및 제 2 데이터 단자들을 통해 상기 단일의 펄스 신호 및 그 상보적인 신호를 각각 입력하여 데이터의 송신 개시를 표시하는 제 1 펄스폭과 상기 데이터의 절대값에 대응되는 제 2 펄스 폭을 갖는 데이터로 복원하기 위한 복원부를 포함한다.

이 실시예에 있어서, 상기 데이터의 값이 0일 때, 상기 제 2 펄스 폭은 0이다.

이 실시예에 있어서, 상기 데이터의 값이 0이 아닐 때, 상기 제 2 펄스 폭은 1의 데이터 값을 표시하는 단위 펄스 신호의 폭에 비례한다.

이 실시예에 있어서, 상기 제 1 펄스 폭과 상기 단위 펄스 신호의 폭은 동일하다.

이 실시예에 있어서, 상기 제 1 펄스 폭과 상기 단위 펄스 신호의 폭은 상이하다.

(작용)

이와 같은 회로에 의해서, 송신하고자 하는 데이터가 펄스 신호의 듀레이션으로 표시될 수 있다.

이하 본 발명의 실시예에 따른 참조도면들에 의거하여 상세히 설명한다.

도 1은 본 발명에 따른 데이터 송/수신 회로의 접속 관계를 보여주는 블럭도이다. 도 2는 본 발명에 따른 전송 데이터의 펄스 신호 및 그 상보 신호의 파형들을 보여주는 도면이고, 도 3은 도 1의 데이터 라인 (DL)을 통해 전송되는 펄스 신호의 구성을 보여주는 도면이다. 그리고, 도 4는 본 발명의 바람직한 실시예에 따른 각 데이터를 표시하는 펄스 신호들의 길이를 보여주는 도면이다.

도 1을 참조하면, 데이터 송/수신 회로 (100) 및 (120)는 각각 제 1 데이터 전송 단자 (first data transfer terminal) (T1) 및 (T3)와 제 2 데이터 전송 단자 (second data transfer terminal) (T2) 및 (T4)을 가지며, 각각 대응되는 단자들 (T1) 및 (T3), (T2) 및 (T4)은 제 1 데이터 라인 (DL)과 제 2 데이터 라인 ( )을 통해 연결되어 있다. 상기 데이터 송신 회로 (100)는 상기 제 1 데이터 라인 (DL)을 통해서 단일 펄스 신호 (PData)를 상기 데이터 수신 회로 (120)로 전송하고 그리고 상기 제 2 데이터 라인 ( )을 통해서 상기 펄스 신호 (PData)의 상보적인 신호 ( )를 상기 회로 (120)로 전송한다. 상기 데이터 송신 회로 (100) 및 상기 데이터 수신 회로 (120)에 대한 설명은 이후 기술될 도 5 및 도 6을 통해서 설명된다.

도 2을 참조하면, 참조 번호 (1)은 논리적으로 하이 레벨 (logic high level)의 위치이고, 참조 번호 (2)는 논리적으로 로우 레벨 (logic low level)의 위치이다. 논리적으로 하이 레벨의 위치에 있는 참조 번호들 (3) 및 (4)는 데이터 송신이 수행되지 않을 때를 나타내고, 논리적으로 로우 레벨의 위치에 있는 참조 번호 (7)은 데이터 송신이 수행될 때를 나타낸다. 이때, 참조 번호 (5), 즉 제 1 데이터 라인 (DL)의 하강 에지 (falling edge)는 데이터 송신 시작을 의미하고, 참조 번호 (6), 즉 상기 제 1 데이터 라인 (DL)의 상승 에지 (rising edge)는 데이터 송신 종료를 의미한다. 다시말해서, 실직적으로 송신되는 데이터는 상기 참조 번호 (7)의 구간에 해당하며, 그 구간에 대응되는 로우 레벨의 길이로서 표시된다. 그리고, 제 2 데이터 라인 ( )은 상기 제 1 데이터 라인 (DL)의 위상이 반전된 것이다. 단, 상기 제 2 데이터 라인 ( )의 실질적인 데이터가 송신되는 구간은 논리적으로 하이 레벨의 참조 번호 (8)에 해당한다.

도 3을 참조하면, 참조 기호 (D0)는 데이터 '0'을 나타내는 제 1 펄스 폭 (first pusle duration)을 표시한다. 참조 기호 (SUd)는 데이터 1을 표시하는 단위 펄스 신호 (unit pulse signal : Ud)의 합 (SUd)을 나타내는 제 2 펄스 폭 (second pulse duration)을 표시한다. 여기서, 상기 제 1 펄스 폭 (D0)은 상기 제 2 펄스 폭 (Ud)과 동일하거나 상이하더라도 무방하다. 자명한 사실이지만, 제 2 데이터 라인 ( ) 상의 펄스 신호는 도 3의 위상이 반전된 것과 동일한 펄스 듀레이션 (pulse duration)을 갖는다. 도 4에 도시된 바와같이, 데이터 '0'는 제 1 펄스 폭 (D0)으로 표현되고, 나머지 데이터들 (1)∼(n) (여기서, n은 정수) 역시 상기 제 1 펄스 폭 (DO)에 상기 데이터들에 각각 대응되는 단위 펄스 신호 (Ud)들이 부가되어 표현된다. 여기서, 상기 제 1 펄스 폭 (D0)은 제 2 펄스 폭과 동일한 듀레이션으로 표시되었다. 다시말해서, 송신하고자 하는 데이터의 값이 0일 때, 제 2 펄스 폭 (SUd)은 0이고 그리고 상기 제 1 펄스 폭 (D0)은 상기 단위 펄스 신호 (Ud)의 폭과 동일하다. 또한, 상기 제 1 펄스 (D0)와 상기 단위 펄스 신호 (Ud)는 동일한 위상을 갖지만, 서로 상반된 위상으로 표현될 수 있음은 이 분야의 지식을 습득한 자들에게 자명하다.

도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 데이터 송신 회로의 구성을 보여주는 블럭도가 도시되어 있다. 데이터 송신 회로 (100)는 송신하고자 하는 데이터를 펄스 신호 (PData) 및 그 상보적인 신호 ( )로 변환하고 그리고 상기 신호들 (PData) 및 ( )을 대응되는 제 1 및 제 2 데이터 전송 단자들 (T1) 및 (T2)로 출력한다. 여기서, 상기 송신하고자 하는 데이터는 상기 데이터 송신 회로 (100)의 외부로부터 인가되며, 병렬로 또는 직렬로 전송된다.

상기 펄스 신호 (PData) 및 그 상보적인 신호 ( )는 상기 데이터의 송신 개시를 표시하는 제 1 펄스 폭 (D0)과 상기 데이터의 절대값에 비례하는 제 2 펄스 폭 (SUd)을 갖는다. 예를들면, 송신하고자 하는 데이터의 값이 5이고, 1의 데이터를 표시하는 단위 펄스 신호 (Ud)의 듀레이션이 100ns이고, 상기 제 1 펄스(D0)의 듀레이션이 200ns라고 할 때, 상기 펄스 신호 (PData)는 상기 제 1 펄스 (D0)의 듀레이션 (200ns)와 상기 송신하고자 하는 데이터의 값에 해당하는 듀레이션 (100ns×5)을 갖는다. 즉, 상기 펄스 신호 (PData)의 듀레이션은 700ns을 갖는다. 그리고, 상기 제 1 펄스 폭 (D0)은 상기 제 2의 펄스 폭 (SUd)이 0일 때, 데이터 0을 나타낸다. 아울러, 상기 제 1의 펄스 폭 (D0)이 송신하고자 하는 데이터에 부가되는 것은 수신측에서 상기 펄스 신호 (PData)가 안정되게 수신되도록 하기 위한 것이다.

상기 데이터 송신 회로 (100)는 데이터 처리부 (140), 엔코더 (160), 버퍼 (180) 및 클럭 발생부 (200)를 포함한다. 상기 데이터 처리부 (140)는 프로세서 (220)와 메모리 (240)로 구성되며, 외부로부터 인가되는 데이터 (D)을 받아들여서 상기 데이터 (D)의 값에 상기 제 1 펄스 (D0)의 듀레이션을 갖는 데이터(바람직한 실시예의 경우, 0)의 값을 부가된 송신 데이터 (TD)를 출력한다. 그리고, 상기 프로세서 (120)는 송신이 완료된 후 수신측으로부터 상기 송신 데이터 (TD)가 유효한 데이터로서 송신되었음을 알리는 억크날리지 신호 (acknowledge signal)가 수신되었는지를 검출하여 상기 펄스 신호 (PData) 및 그 상보 신호 ( )의 재전송 여부를 결정하게 된다. 그리고, 상기 메모리 (240)는 상기 프로세서 (220)의 처리 프로그램 및 전송 데이터를 저장한다.

상기 엔코더 (160)는 상기 클럭 발생기 (clock generator) (200)로부터 공급되는 클럭 신호 (CLK1) 및 상기 송신 데이터 (TD)를 받아들여서, 상기 송신 데이터 (TD)을 상기 단일의 펄스 신호 (PData)로 부호화한다. 상기 엔코더 (160)는 제어 신호 발생부 (control signal generating section) (260) 및 펄스 발생부 (pulse generating section) (280)로 구성된다. 그리고, 상기 펄스 발생부 (280)는 분주기 (divider) (300), 스위치 (switch) (320), 카운터 (counter) (340), 레지스터 (register) (360), 비교기 (comparator) (380), 그리고 스위치 비활성화부 (switch disable section) (400)로 구성된다.

상기 제어 신호 발생부 (260)는, 상기 데이터 처리부 (140)로부터 상기 송신 데이터 (TD)가 인가될 때, 상기 스위치 (320)를 스위치-온시키기 위한 제 1 제어 신호 (SWE)와 상기 카운터 (340)을 초기화시키기 위한 제 2 제어 신호 (Reset)을 발생한다. 상기 분주기 (300)는 상기 클럭 신호 (CLK1)을 받아들여서 상기 단위 펄스 폭 (Ud)에 동기되도록 상기 클럭 신호 (CLK1)를 분주한다. 이러한 동작은 송/수신측의 통신 속도를 맞추기 위한 것이다. 즉, 송신측의 클럭 주파수와 수신측의 클럭 주파수가 일치하지 않을 경우, 상기 단위 펄스 폭 (Ud)에 양측의 분주 신호 (divided clock)을 동기되도록 함으로써 원활한 통신이 보장될 수 있다.

상기 카운터 (340)는 상기 제 2 제어 신호 (Reset)에 의해서 초기화된다. 이후, 상기 카운터 (340)는 상기 제 1 제어 신호 (SWE)에 의해서 활성화되는 상기 스위치 (320)을 통해 공급되는 클럭 신호 (DCLK1)에 동기되어 카운트 동작을 시작한다. 상기 레지스터 (360)는 상기 데이터 처리부 (140)로부터 제공되는 상기 송신 데이터 (360)을 저장한다. 그리고, 상기 비교기 (380)는 상기 카운터 (340)가 카운트 동작을 시작할 때, 도 7에 도시된 바와같이, 하이 레벨에서 로우 레벨로 천이되는 펄스 신호 (PData)을 출력한다. 이후, 상기 비교기 (380)는 상기 카운터 (340)에 의해서 카운트된 값과 상기 레지스터 (360)에 저장된 상기 송신 데이터 (TD)의 값을 비교하여, 상기 두 데이터의 값들이 일치할 때 펄스 신호 (PData)의 발생을 중지한다. 즉, 로우 레벨의 상기 펄스 신호 (PData)는 하이 레벨로 천이된다.

계속해서, 상기 스위치 비활성화부 (260)는 상기 펄스 신호 (PData)가 로우 레벨에서 하이 레벨로 천이될 때 상기 스위치 (320)를 스위치-오프시키기 위한 신호 (SWD)을 발생한다. 따라서, 상기 스위치 (320)가 스위치-오프되기 때문에, 상기 스위치 (320)을 통해 상기 카운터 (340)로 공급되었던 상기 클럭 신호 (DCLK1)가 차단되고, 그 결과 비교기 (380)로부터 상기 펄스 신호 (PData)가 출력되지 않는다. 그리고, 상기 출력부 (180)는 상기 엔코더 (160)로부터 출력되는 상기 펄스 신호 (PData)을 받아들여서, 상기 펄스 신호 (PData) 및 그 상보적인 신호 ( )을 상기 제 1 및 제 2 데이터 전송 단자들 (T1) 및 (T2)로 동시에 출력한다. 상기 출력부 (180)는 하나의 인버터 (IV1)와 하나의 버퍼 (B1)로 구성된다.

도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 데이터 수신 회로의 구성을 보여주는 블럭도가 도시되어 있다. 데이터 수신 회로 (120)는 제 1 및 제 2의 데이터 라인들 (DL) 및 ( )을 통해 전송된 상기 펄스 신호 (PData) 및 그 상적인 신호 ( )를 제 1 및 제 2 데이터 전송 단자들 (T3) 및 (T4)을 통해 수신하고 그리고 상기 제 2 펄스 (SUd)의 폭으로부터 송신 데이터 (TD)를 복원한다. 그리고, 상기 데이터 수신 회로 (120)는 상기 두 신호들 (PData) 및 ( )에 대응되는 데이터의 값들을 비교하여 상기 수신된 펄스 신호 (PData)가 유효한 신호 (valid signal)로서 수신되었는지를 판단한다. 계속해서, 유효한 신호로서 수신되었을 경우, 상기 데이터 수신 회로 (120)는 상기 송신부 (100)로 상기 펄스 신호 (PData)가 유효한 신호, 즉 노이즈가 포함되지 않은 신호로서 전송되었음을 알리기 위한 억크날리지 신호 (acknowledge signal)를 상기 제 1 데이터 전송 단자 (T3) 또는 상기 제 2 데이터 전송 단자 (T4) 중 하나(예를들면, 제 1 데이터 라인 DL)을 통해 전송한다.

상기 데이터 수신 회로 (120)는 제 1 및 제 2 디코더들 (420) 및 (420a), 데이터 처리부 (440), 그리고 클럭 발생부 (460)을 포함한다. 상기 제 1 디코더는 (420)는 상기 제 1 데이터 라인 (DL)에 의해서 전송된 상기 펄스 신호 (PData)을 상기 제 1 데이터 전송 단자 (T3)을 통해서 받아들여서, 상기 펄스 신호 (PData)에 대응되는 데이터의 값으로 변환한다. 그리고, 상기 제 2 디코더는 (420a)는 상기 제 2 데이터 라인 ( )에 의해서 전송된 상기 펄스 신호 (PData)의 상보적인 신호 ( )을 상기 제 2 데이터 전송 단자 (T4)을 통해서 받아들여서, 상기 펄스 신호 (PData)의 상보적인 신호 ( )에 대응되는 데이터의 값으로 변환한다. 상기 제 1 디코더 (420)는 분주기 (480), 카운터 (500), 그리고 레지스터 (520)로 구성된다. 상기 분주기 (380)는 상기 데이터 송신 회로 (100)의 것과 동일한 목적을 위해 사용되기 때문에 여기서 그것에 대한 설명은 생략된다.

상기 카운터 (500)는 상기 펄스 신호 (PData)에 의해서 제어된다. 예를들면, 상기 펄스 신호 (PData)가 전송되는 상기 제 1 데이터 라인 (DL)의 레벨이 하이 레벨에서 로우 레벨로 천이될 때, 즉 전송 개시를 알리는 정보가 인가될 때, 상기 카운터 (500)는 초기화된다. 그리고, 상기 카운터 (500)는 상기 분주기 (480)에 의해서 분주된 클럭 신호 (DCLK2)에 따라 순차적으로 카운트 동작을 시작한다. 이후, 상기 펄스 신호 (PData)가 로우 레벨에서 하이 레벨로, 즉 전송 종료를 알리는 정보가 인가될 때 상기 카운터 (500)는 비활성화되며, 이때 상기 카운터 (500)에 의해 최종적으로 카운트된 값 (RD1)은 상기 레지스터 (520)에 저장된다. 상기 제 2 디코더 (420a) 역시 상기 제 1 디코더 (420)와 동일한 구성을 갖기 때문에, 편의상 그것에 대한 도면 및 설명은 여기서 생략된다. 상기 제 2 디코더 (420a) 역시 상기한 일련한 동작을 수행하여 상기 펄스 신호 (PData)의 상보적인 신호 ( )에 해당하는 데이터의 값 (RD2)을 계산하게 된다.

상기 데이터 처리부 (440)는 프로세서 (540) 및 메모리 (560)로 구성되며, 상기 제 1 및 제 2 디코더들 (420) 및 (420a)에 의해서 계산된 상기 데이터의 값들 (RD1) 및 (RD2)을 비교하여 상기 수신된 펄스 신호 (PData) 또는 상보 신호 ( )가 유효한 신호로서 수신되었는지를 판단하게 된다. 만약, 유효한 신호로서 판단되는 경우, 도 8에 도시된 바와같이, 상기 데이터 처리부 (440)는 상기 제 2 펄스 (SUd)의 폭으로부터 상기 송신 데이터 (TD)를 복원하고, 그리고 유효한 신호로서 수신되었음을 알리는 억크날리지 신호 (acknowledge signal)을 발생한다. 도 8에서, 상기 억크날리지 신호가 발생되기 이전에 일정 시간 동안 하이 레벨로 유지되는 구간은 상기 프로세서 (440)에서 판단하는 데 소요되는 시간을 나타낸다. 이와 반대로, 판단 결과로서 유효한 신호가 아닐 경우, 수신된 펄스 신호 (PData)는 에러로 처리된다. 상기 억크날리지 신호가 발생되지 않을 경우, 상기 데이터 송신 회로 (100)는 상기 펄스 신호 (PData)을 재전송하게 된다.

상기한 바와 같이, 본 발명에 따른 데이터 송/수신용 집적회로 및 그의 방법은, 데이터를 단일의 펄스 신호 (PData) 및 그 상보적인 신호 ( )로 송/수신함으로써 데이터 전송시 발생되는 EMI 방사를 줄일 수 있고, 또한 송수신되는 데이터의 에러 검출이 용이한 이점을 갖고 있다.

Claims (5)

1. 외부의 회로와 데이터를 송신 및 수신하는 데이터 송/수신회로에 있어서,

   제 1 데이터 단자와;

   제 2 데이터 단자와;

   상기 외부의 회로에 데이터를 송신하는 중에는 병렬의 데이터를 이 데이터값에 대응하는 단일의 펄스 신호 및 그 상보적인 신호로 변환하여 상기 제 1 및 제 2 데이터 단자들을 통해 각각 출력하기 위한 변환 수단과;

   상기 외부의 회로로부터 데이터를 수신하는 중에는 상기 제 1 및 제 2 데이터 단자들을 통해 상기 단일의 펄스 신호 및 그 상보적인 신호를 각각 입력하여 데이터의 송신 개시를 표시하는 제 1 펄스폭과 상기 데이터의 절대값에 대응되는 제 2 펄스 폭을 갖는 데이터로 복원하기 위한 복원부를 포함하는 데이터 송/수신 회로.
2. 제 1 항에 있어서,

   상기 데이터의 값이 0일 때, 상기 제 2 펄스 폭은 0인 데이터 송/수신 회로.
3. 제 2 항에 있어서,

   상기 데이터의 값이 0이 아닐 때, 상기 제 2 펄스 폭은 1의 데이터 값을 표시하는 단위 펄스 신호의 폭에 비례하는 데이터 송/수신 회로.
4. 제 3 항에 있어서,

   상기 제 1 펄스 폭과 상기 단위 펄스 신호의 폭은 동일한 데이터 송/수신 회로.
5. 제 3 항에 있어서,

   상기 제 1 펄스 폭과 상기 단위 펄스 신호의 폭은 상이한 데이터 송/수신 회로.