KR20000026240A - 콘택 저항을 감소시킬 수 있는 반도체장치의제조방법 - Google Patents
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Abstract
콘택 저항을 감소시킬 수 있는 반도체 장치의 제조방법이 개시된다. 반도체 기판 상에 하부 도전영역을 형성한다. 하부 도전영역이 형성된 기판 위에 절연막을 형성하고, 절연막을 패터닝하여 하부 도전영역을 노출시키는 콘택홀을 형성한다. 노출된 도전영역 및 콘택홀의 전표면에 금속장벽막을 형성하고, 금속장벽막 상에 콘택홀을 매립하는 플러그용 도전막를 형성한다. 절연막 상에 형성된 플러그용 도전막 및 금속장벽막을 제거하여 콘택홀 내에 플러그를 형성한다. 플러그와 접촉하는 도전막을 절연막 상에 형성한다. 도전막 형성시 설정된 진공상태를 그대로 유지하면서 도전막을 리플로우하여 플러그 내에 형성된 틈을 채운다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로 특히, 콘택홀을 통하여 상호연결되는 배선 구조를 갖는 반도체 장치의 제조방법에 관한 것이다.
반도체 집적회로의 배선구조는 하부 배선 위에 형성된 절연막 내에 콘택홀이 형성되고, 절연막 위에 형성된 상부 배선이 콘택홀을 통하여 하부 배선과 접촉한다.
도 1을 참조하면, 반도체 기판(2) 위에 제1 절연막(4)이 형성되어 있고, 제1 절연막(4) 위에는 하부 배선(6)이 형성되어 있다. 하부 배선(6) 위에는 콘택홀(10)을 내재한 제2 절연막(8)이 형성되어 있고, 콘택홀(10)을 매립하며 하부 배선(6)과 접촉하는 플러그(14)가 형성되어 있다. 제2 절연막(8) 위로 플러그(14)와 접촉하는 상부 배선(16)이 형성되어 있다.
하부 배선(6) 및 상부 배선(16)은 주로 알루미늄 또는 알루미늄 합금으로 형성한다. 그리고 플러그(14)는 매우 작은 크기의 콘택홀(10) 내에 형성되어야 하기 때문에 텅스텐으로 매립한다.
따라서 다른 종류의 금속 물질이 접촉하는 접촉영역들이 존재한다. 다시 말하면, 하부 배선(6)과 텅스텐 플러그(14) 사이의 첫 번째 접촉영역 및 텅스텐 플러그(14)와 상부 배선(16) 사이의 두 번째 접촉영역에서는 서로 다른 금속 물질들, 예컨대 알루미늄과 텅스텐이 접촉하게 된다. 서로 다른 종류의 금속 물질들이 접촉하는 영역은 같은 종류의 금속 물질들이 접촉하는 영역보다 전기적 특성이 나쁘다.
그 이유는 서로 다른 종류의 금속 물질 사이에 기본적인 저항 차이가 존재하여 접촉영역에서는 금속 물질 내의 캐리어(carrier)의 이동에 불연속(discontinuity)이 발생하기 때문이다. 예를 들어, 하부 배선(6)에서 상부 배선(16)으로 흐르는 전류를 인가하게되면, 상부 배선(16)을 통하여 흐르는 전자에 의하여 상부 배선(16) 원자가 이동하게 된다. 그러나, 이러한 상부 배선(16) 원자의 이동은 텅스텐 플러그(14)와 상부 배선(16) 사이의 접촉영역에서 저지된다.
더욱이, 텅스텐 플러그(14)를 형성하는 과정에서도 텅스텐 내에 틈(seam)(14a)이 불가피하게 형성되어 하부배선(6), 플러그(14) 및 상부배선(16)간의 콘택 저항을 증가시킨다.
본 발명이 이루고자 하는 기술적 과제는 콘택 저항을 감소시킬수 있는 반도체 장치의 제조방법을 제공하는 것이다.
도 1은 종래의 배선 구조에 있어서 손상을 설명하는 단면도이다.
도 2 내지 도 5는 본 발명의 일실시예의 공정순서에 따라 배선을 제조하는 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 해결하기 위해 본 발명의 일실시예에 따른 반도체 장치의 제조방법은 반도체 기판 상에 하부 도전영역을 형성하는 단계와, 하부 도전영역이 형성된 기판 위에 절연막을 형성하는 단계와, 절연막을 패터닝하여 하부 도전영역을 노출시키는 콘택홀을 형성하는 단계와, 노출된 도전영역 및 콘택홀의 전표면에 금속장벽막을 형성하는 단계와, 금속장벽막 상에 콘택홀을 매립하는 플러그용 도전막를 형성하는 단계와, 절연막 상에 형성된 플러그용 도전막 및 금속장벽막을 제거하여 콘택홀 내에 플러그를 형성하는 단계와, 플러그와 접촉하는 도전막을 절연막 상에 형성하는 단계와, 도전막을 형성하는 단계에서는 설정된 진공상태를 그대로 유지하면서 상기 도전막을 리플로우하는 단계를 구비한다.
금속장벽막을 형성하는 단계는 콘택홀이 형성되어 있는 결과물 전면에 금속장벽 물질을 화학 기상 증착법으로 증착하여 콘택홀의 측면 및 밑면을 따라 정합하도록 형성한다.
금속장벽 물질은 티타늄 나이트라이드(TiN), 티타늄 텅스텐(TiW), 텅스텐 나이트라이드(WN) 또는 티타늄 디보로라이드(TiB₂)이다.
플러그용 도전막을 형성하는 단계는 화학적 기상 증착법으로 형성한다.
플러그용 도전막은 텅스텐(W) 또는 구리(Cu)로 형성된다.
도전막은 알루미늄 또는 알루미늄 합금으로 형성한다.
리플로우 단계는 도전막을 형성하는 물질을 플러그로 이동시켜 플러그 내에 형성된 틈을 채운다.
리플로우 단계는 500℃ 내지 660℃의 온도로 60초 내지 120초 동안 리플로우한다.
이와같은 본 발명의 반도체 장치는 콘택홀의 텅스텐 플러그와 알루미늄 도전막사이의 콘택 저항을 감소시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 내지 도 5는 본 발명의 일실시예의 공정순서에 따라 배선을 제조하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(102) 위에 예를 들면, 실리콘 산화막 또는 다른 적합한 절연물질로 제1 절연막(104)을 형성한다. 제1 절연막(104) 위에, 도전물질을 증착하고 패터닝하여 하부 도전막(106)을 형성한다. 하부 도전막(106)은 알루미늄 합금, 구리, 티타늄, 텅스텐 또는 다른 적합한 금속물질로 구성한다. 하부 도전막(106) 위에 제2 절연막(108)을 형성한다. 일반적으로 제2 절연막(108)은 실리콘 산화막, 예컨대 옥시나이트라이드 또는 보로 실리케이트 그래스(BSG:Boron Silicate Glass)등으로 형성한다.
이 후, 제2 절연막(108) 위로 콘택홀(110)을 형성하기 위하여 포토레지스트(미도시)를 도포하여 노광, 현상한 후 식각한다. 제2 절연막 내에, 하부 도전막(106)과의 접촉영역을 노출시키면서 이 후에 형성되는 상부 도전막(116)과 하부 도전막(106)을 연결시키는 콘택홀(110)을 형성한다.
도 3를 참조하면, 결과물 전면에 금속장벽(barrier) 물질을 증착하여 금속장벽막(112a, 112b)을 형성한다. 금속장벽 물질은 티타늄 나이트라이드(TiN), 티타늄 텅스텐(TiW), 텅스텐 나이트라이드(WN) 또는 티타늄 디보로라이드(TiB₂) 들로 형성한다. 화학 기상 증착법으로 금속장벽 물질을 증착하여 콘택홀(110)의 측면 및 밑면을 따라 정합(conformal)하도록 금속장벽막(112)을 형성한다. 이 후, 결과물 전면에 플러그용 도전막(114)을 형성한다. 플러그용 도전막(114)은 텅스텐(W) 또는 구리(Cu)로 구성한다. 이렇게 형성된 플러그용 도전막(114) 내에는 틈(114h)이 불가피하게 존재한다.
본 일실시예에서는 콘택홀(110)을 내재한 절연막(108) 아래에 하부 도전막(106)이 형성되어 있다. 이는 절연막(108) 아래에 도전영역의 일예로서 하부 도전막(106)을 예를 들어, 설명한 것이다. 따라서, 제2 절연막(108) 아래의 도전영역으로서 반도체 기판 상에 불순물이 확산되어 형성된 접합층(junction layer)도 가능하며, 콘택홀(110)을 통하여 접합층의 접촉영역과 이후에 형성되는 상부 도전막(도 5의 116참조)과의 상호연결도 가능하다. 이 경우 제1 절연막(104)의 형성이 생략됨은 물론이다.
여기서, 금속장벽막(112a, 112b)은 다음과 같이 이유에 의하여 형성한다.
만약 이 후에 형성되는 상부 도전막(도 5의 116참조)으로 알루미늄을 사용하면 알루미늄 원자가 하부 도전막(106) 또는 하부 접합층으로 확산되어 접합층 스파이크(junction spike)와 같은 비정상적인 반응을 일으킨다. 접합층 스파이크는 접합층 누설(junction leakage)을 일으키고 접합층을 파괴한다. 이러한 접합층 스파이크를 방지하기 위하여 접합층 위에 바로 접촉하는 금속장벽막(112a, 112b)을 형성한다.
계속하여 금속장벽막(112a, 112b) 위에 플러그용 도전막(114)을 형성한다.
집적회로의 스케일이 작아짐에 따라 콘택홀(110)의 크기(a) 즉, 너비가 작아지고 콘택홀(110)의 깊이(b)도 깊어진다. 이렇게 에스펙트 비(aspect ratio: 깊이/너비)가 큰 콘택홀을 완전히 매립하기 위하여 침투력(penetration)이 좋은 도전물질을 사용한다. 텅스텐(W) 이나 구리(Cu) 와 같은 도전물질을 화학 기상 증착법으로 증착하여 콘택홀을 매립하면 플러그를 형성한다.
도 4를 참조하면, 결과물 전면에 대하여 화학적 기계적 연마(Chemical mechanical Polishing:CMP)공정을 실시하여 제2 절연막(108) 위에 형성된 금속장벽막(도 2b의 112a) 및 플러그용 도전막(도 3의 114)을 제거하여 플러그(114p)를 완성한다.
도 5를 참조하면, 결과물 전면에 상부 도전막(116)을 형성한다. 상부 도전막(116)은 하부 도전막(106)과 동일한 물질을 사용하여 동일한 방법으로 형성한다.
상부 도전막(116)은 알루미늄으로 형성한다. 알루미늄을 화학 기상 증착법으로 증착한 후, 진공인 상태에서 연속하여 알루미늄 리플로우를 실시한다. 이러한 알루미늄 리플로우에 의해 액상인 알루미늄이 플러그(114p) 내의 틈(seam)(114a)을 채우게 된다. 이러한 플러그(114p) 내의 틈(114a)은 텡스텐 또는 구리를 도전물질로 사용하여 화학 기상 증착법으로 증착할 때 불가피하게 생기는 것으로 접촉저항을 증가시킨다.
일정온도에서 일정시간동안 알루미늄 리플로우를 실시하면 알루미늄이 플러그(114p) 내의 틈(114a)을 채우면서 텅스텐 내부로 스며든다. 그러므로, 텅스텐 플러그(114p)와 상부 알루미늄 도전막(116) 사이의 콘택 저항을 감소시킨다. 리플로우시 텅스텐과 알루미늄이 충분히 접촉하도록 하는 것이 바람직하다. 따라서 500℃ 내지 660℃ 온도에서 60초 내지 120초 동안 리플로우를 실시하는 것이 적합하다.
이후의 공정은 통상의 반도체 제조공정에 따라 진행한다.
상술한 본 발명의 반도체 장치의 제조방법에 따르면, 일정온도에서 일정시간동안 상부 도전막 예컨대, 알루미늄 리플로우시켜 상부 도전막 내의 구성원소, 예컨대 알루미늄이 플러그, 예컨대 텅스텐 플러그 내의 틈을 채우면서 플러그 내부로 스며든다. 그러므로, 플러그와 상부 도전막 사이의 콘택 저항을 감소시킨다.
Claims (9)
- 반도체 기판 상에 하부 도전영역을 형성하는 단계;상기 하부 도전영역이 형성된 기판 위에 절연막을 형성하는 단계;상기 절연막을 패터닝하여 상기 하부 도전영역을 노출시키는 콘택홀을 형성하는 단계;상기 노출된 도전영역 및 상기 콘택홀의 전표면에 금속장벽막을 형성하는 단계;상기 금속장벽막 상에 상기 콘택홀을 매립하는 플러그용 도전막를 형성하는 단계;상기 절연막 상에 형성된 상기 플러그용 도전막 및 상기 금속장벽막을 제거하여 상기 콘택홀 내에 플러그를 형성하는 단계;상기 플러그와 접촉하는 도전막을 상기 절연막 상에 형성하는 단계; 및상기 도전막을 형성하는 단계에서 설정된 진공상태를 그대로 유지하면서 상기 도전막을 리플로우하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 금속장벽막을 형성하는 단계는상기 콘택홀이 형성되어 있는 결과물 전면에 금속장벽 물질을 화학 기상 증착법으로 증착하여 상기 콘택홀의 측면 및 밑면을 따라 정합하도록 형성 하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제2 항에 있어서, 상기 금속장벽 물질은티타늄 나이트라이드(TiN), 티타늄 텅스텐(TiW), 텅스텐 나이트라이드(WN) 또는 티타늄 디보로라이드(TiB₂)인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 플러그용 도전막을 형성하는 단계는화학적 기상 증착법으로 형성하는 특징으로 하는 반도체 장치의 제조방법.
- 제4 항에 있어서, 상기 플러그용 도전막은텅스텐(W) 또는 구리(Cu)로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 도전막은알루미늄 또는 알루미늄 합금으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 리플로우 단계는상기 도전막을 형성하는 물질을 상기 플러그로 이동시켜 상기 플러그 내에 형성된 틈을 채우는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 리플로우 단계는500℃ 내지 660℃의 온도로 리플로우하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 리플로우 단계는60초 내지 120초 동안 리플로우하는 것을 특징으로 하는 반도체 장치의 제조방법.
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| KR1019980043696A KR100555452B1 (ko) | 1998-10-19 | 1998-10-19 | 콘택 저항을 감소시킬 수 있는 반도체장치의제조방법 |
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|---|---|---|---|---|
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| KR0136644B1 (ko) * | 1994-09-07 | 1998-04-25 | 공희택 | 반도체 제조공정의 고순도 케미칼 이송로에 설치되는 테프론 여과막을 갖는 필터의 프리웨팅 방법 및 장치 |
| KR980011861A (ko) * | 1996-07-19 | 1998-04-30 | 김광호 | 반도체 소자의 금속배선 형성방법 |
| JPH10106975A (ja) * | 1996-10-02 | 1998-04-24 | Hitachi Ltd | 半導体装置の成膜方法 |
-
1998
- 1998-10-19 KR KR1019980043696A patent/KR100555452B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894735B2 (en) | 2001-07-06 | 2005-05-17 | Lg.Philips Lcd Co. Ltd. | Array substrate of liquid crystal display device |
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