KR20000022250A - 인덕턴스로 제어되는 상호접속부 설계 - Google Patents

인덕턴스로 제어되는 상호접속부 설계 Download PDF

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쿼트 티. 부
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피터 엔. 데트킨
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Abstract

본 발명은 인덕턴스로 제어되는 집적회로 장치를 상호접속하는 것이다. 집적회로 장치는 기판위에 형성된 절연층(25) 및 제1 경로를 따라 연장되는 절연층(25)위에 배치된 상호접속부(21)를 포함한다. 그라운드에 연결되도록 구성된 일단을 갖는 전류복귀 전용 경로(22)는 상호접속부(21)와 평행한 제 1 절연층(25)위에 배치되어, 상호접속부(21)에 의해 수신된 신호는 전류복귀 전용경로가 그라운드에 연결되어 있을 때 전류복귀 전용경로를 통해 그라운드로 복귀한다. 따라서 상호접속부(21)의 인덕턴스는 상호접속부(21)와 평행한 전류복귀 전용경로(22)에 의해 형성된 회로 루프(27)의 영역이 감소함으로써 제어된다. 일실시예에서, 전류복귀 전용경로(32)는 전류복귀 병렬 전용경로 위 또는 아래의 매입형 그라운드면에서 형성된다. 이 실시예에서, 상호접속부(41) 및 전류복귀 전용경로(46)는 내장형 분리 커패시터로서 함께 작용하며, 크리티컬 댐핑에 이르기위해 일정한 유도 시간을 또한 오프셋한다.

Description

인덕턴스로 제어되는 상호접속부 설계
최근의 집적회로장치, 특히 마이크로프로세서에 대한 상호접속부 설계를 위해 노이즈를 최소화하고, 적절한 신호 타이밍과 스위칭을 갖고, 성능을 최적화려는 많은 노력이 있었다. 고려되어야 하는 이러한 인자중 가장 중요한 것은 상호접속부에 의해 전송된 신호의 질에 대한 기생 영향이다.
커패시턴스 및 인덕턴스는 상호접속부의 폭으로 인한 영향뿐만 아니라 상호접속부에 따라 전류와 전압이 변하는 주파수에 의존하는 신호에 대해 다양한 기생 영향을 갖는다. 대부분의 마이크로프로세서 상호접속부는, 예를 들어, 매우 좁으며 따라서 비교적 높은 저항을 갖는다. 전형적인 마이크로프로세서 동작 주파수에서, 더 높은 저항이 있는 상호접속부에 대해, 상호접속부 임피던스중 인덕턴스의 기생 영향은 상호접속부 임피던스의 저항 성분과 비교하여 비교적 작았고, 따라서 문제가 되지 않았다. 더 낮은 저항을 갖는 넓은 범위의 신호에 대해서도, 마이크로프로세서의 동작 주파수는, 전형적으로 무시할 수 있는 기생 인덕턴스가 있는 상호접속 임피던스 특성을 저항이 지배하는 범위에 있다.
그러나, 마이크로프로세서와 같은 디지털 집적회로 장치의 클록 속도가 증가할 때, 특히 비교적 저손실 상호접속에 대한 유도 리액턴스는 노이즈, 울림, 및 지연이 발생하는 상호접속부 임피던스의 주요 성분이 된다. 이것은 회로의 유도 리액턴스가 신호 주파수와 정비례하여 변하기 때문이다. 기가헤르츠 범위에 이르도록 정해진 클록 속도에서, 디지털 신호의 분명한 상위 주파수 성분은 15GHz만큼 높다. 이 범위에서, 저손실 상호접속부에 대해, 증가된 저항 및 고주파수에서의 표피 효과에 의해 발생한 감소된 인덕턴스를 고려하더라도, 증가된 유도 리액턴스를 상쇄할만큼 저항은 크지 않다.
저손실 상호접속부에는 비교적 넓고 효율적인 폭을 갖는, 파워 버스, 클록 트렁크 및 신호 버스등이 있다. 예를 들어, 파워 버스는 폭이 넓으며, 따라서 저 저항(low resistance)을 갖는다. 고주파수에서, 유도성 시상수(L/R)가 회로의 용량성 시상수(RC)를 지배하기때문에 저 저항을 갖는 상호접속부에서의 노이즈가 발생한다. 이 경우의 회로는 상호접속부를 통해 전류가 그라운드로 복귀하는 집적회로 칩을 통해 다수의 가능한 경로중 하나 및 저 저항 상호접속부로 제한된다.
이 노이즈를 피하고 신호를 보전하기위해, 크리티컬 댐핑에 최대한 가깝게 이르는 것이 중요하다. 신호에 대한 유도성 및 용량성 효과가 서로 효과적으로 상쇄되도록 회로의 유도성 및 용량성 시상수(L/C 및 R/C)가 서로 같을 때 크리티컬 댐핑이 얻어진다. 상기 상황에서 시상수의 균형을 맞추는 한 가지 방법은 감결합 커패시터를 부가하는 것이다. 감결합 커패시터를 부가함으로써 더 큰 유도성 시상수에 필적하는 회로의 RC 시상수가 증가할 수 있다. 그러나, 공간 그리고/또는 비용의 제약 때문에 감결합 커패시터를 부가하는 것은 바람직하지 못하다. 게다가, 감결합 커패시터가 내장된 칩이 필요하다면 감결합 커패시터를 부가함으로써 여러 처리 단계가 추가로 필요할 수 있다.
크리티컬 댐핑에 이르는 또다른 해결책은 회로의 인덕턴스를 줄임으로써 유도성 시상수를 감소시키는 것이다. 회로의 인덕턴스는 여러 인자에 의해 결정되고, 그중 가장 중요한 것은 회로에 의해 형성된 신호 루프의 영역이다. 현재 이용가능한 집적회로 장치에서, 상호접속부를 포함하는 전류 루프의 영역을 결정하는 어려움 때문에 상호접속부 인덕턴스는 필요한 정도로 제어되기 어렵다.
이 점은 도 1에서 보다 명확하게 설명된다. 도 1은 집적회로 장치의 단면도의 개략적인 예를 도시한다. 저 저항 상호접속부(11)는 기판(12)위의 층에 형성되고 레벨간 유전체(ILD)라 불리는 절연층(13), 및 존재할 수 있는 다른 층(도시되지 않음)에 의해 기판(12)과 분리된다. 부하(14)는 상호접속부(11)로부터 신호를 수신하는 집적회로 장치의 유닛 또는 장치를 나타낸다. 당 기술에서 공지된 바와같이, 집적회로 장치에 있는 장치에 공급된 모든 전류신호는, 도 1의 상호접속부의 저 저항에 의해 전송된 전류신호를 포함하여, 결국 그라운드로 복귀되어야한다.
도 1의 예에서, 전류가 그라운드로 복귀할 수 있는 많은 가능한 경로가 있다. 예를 들어, 상호접속부(11)에 의해 전송된 신호는 전류경로(15)로 도시된 바와같이 기판(12)을 통해, 그리고/또는 기판(12)의 뒷면에 있는 그라운드면(16)을 통해, 그리고/또는 집적회로 장치에 있는 다수의 다른 가능한 전류경로중 한 개이상의 경로를 통해 그라운드로 복귀할 수 있다. 따라서, 전류복귀경로는 상호접속부(1)와 근접할 수 있고, 또는 떨어져 있을 수 있고, 다중 전류복귀경로에는 결정하기 어려운 인덕턴스를 만드는 것이 관련될 수 있다. 전류복귀경로가 제대로 한정되지 못하기 때문에, 인덕턴스 그리고 유도성 리액턴스는 효과적으로 제어되기 어렵다.
따라서, 신호가 고주파수에서도 유지되는 크리티컬 댐핑으로 이르기위해 저손실 상호접속부 라인의 인덕턴스를 제어할 수 있는 것이 바람직하다.
발명의 개요
본 발명은 고주파수에서 신호의 질을 향상시키기위해 집적회로 장치 상호접속부의 인덕턴스를 제어하는 방법 및 장치를 제공한다. 집적회로 장치는 기판위에 배치된 제 1 절연층 및 제 1 경로를 따라 연장되는 절연층위에 배치된 상호접속부를 포함한다. 본 발명의 집적회로 장치는 또한 그라운드에 연결되도록 구성된 전류복귀 전용경로를 포함한다. 전류복귀 전용경로는, 전류복귀경로가 그라운드에 연결되어 있을 때 상호접속부에 의해 수신된 신호가 그라운드로 복귀되는 상호접속부와 평행한 제 1 절연층위에 배치된다. 따라서 상호접속부 및 상호접속부와 평행한 전류복귀 전용경로에 의해 형성된 회로의 루프 영역을 제어함으로써 상호접속부의 인덕턴스는 제어된다.
일실시예에서, 전류복귀 전용경로는 상호접속부의 바로 위 또는 아래의 매입형 그라운드면에서 형성된다. 이 실시예에서, 상호접속부 및 전류복귀 전용경로는 내장형 감결합 커패시터로서 함께 작용하며, 크리티컬 댐핑에 이르기위해 유도성 효과를 또한 상쇄한다.
본 발명은 반도체 집적회로 장치에 관한 것으로서, 보다 상세하게는, 이 장치에 대한 상호접속부의 설계에 관한 것이다.
아래의 상세한 설명과 본 발명의 일실시예가 있는 첨부된 도면에 의해 본 발명은 보다 확실히 이해될 것이고, 본 발명은 특정 일실시예로 제한된 것이 아니며, 단지 예를 든 것이다.
도 1은 다중 전류복귀 가능경로를 갖는 종래 기술의 상호접속부 구조의 단면도를 나타낸다.
도 2A는 본 발명의 일실시예에 따라 집적회로 장치의 동일한 금속층위에서 상호접속부와 평행한 전류복귀 전용경로 및 상호접속부의 단면도를 나타낸다.
도 2B는 도 2A의 전류복귀 전용경로 및 상호접속부의 상위도를 도시한다.
도 3A는 상호접속부의 제 1 축 아래에 있는 상호접속부, 및 본 발명의 또다른 실시예에 따라 상이한 금속층위의 상호접속부와 평행한 전류복귀 전용경로의 단면도를 도시한다.
도 3B는 제 1 축과 수직인 상호접속부의 축 아래에 있는 도 3A의 전류복귀 전용경로 및 상호접속부의 또다른 단면도를 도시한다.
도 4A는 본 발명의 또다른 실시예에 따라 매입면위의 상호접속부와 평행한 전류복귀 전용경로를 갖는 상호접속부의 제 1 축의 아래에 있는 단면도를 도시한다.
도 4B는 제 1축과 수직인 상호접속부의 제 2 축 아래에 있는 도 4A의 전류복귀 전용경로 및 상호접속부의 단면도를 도시한다.
집적회로 장치에 있는 인덕턴스를 제어하는 장치 및 방법이 설명된다. 다음의 설명에서, 본 발명을 완전히 이해하기위해 라인 폭, 장치 층, 및 물질과 같은 특정 사항이 있다. 그러나, 본 발명이 이러한 특정 사항없이 실행될 수 있는 당 기술에 숙련된 당업자에게는 이해될 것이다. 다른 예에서, 본 발명을 명확히 하기위해, 공지된 장치 구조, 처리 단계 및 전기적 특성은 설명되지 않았다. 또한, 본 발명이, 예를 들어, VLSI 집적회로 칩에서 제조되는 것처럼 설명되지만, 본 발명은 다중 칩 모듈, 그라운드면을 갖지 않는 집적회로판, 또는 고주파수에서 유사한 특성을 갖는 다른 구조내로 매입될 수 있다는 것을 당 기술에 숙련된 당업자는 이해할 것이다.
본 발명의 일실시예인 전류복귀 전용경로
도 2A는 본 발명의 일실시예에 따른 상호접속부(21)를 포함하여 집적회로 장치와 같은 장치의 단면도를 도시한다. 도 2A의 단면도는 상호접속부의 길이방향의 축 아래쪽으로 도시되도록 상호접속부(21)의 폭이 나타난다. 도 2A의 상호접속부(21)는 일실시예에서 파워 버스, 클록 트렁크, 또는 신호 버스와 같은 저 저항 상호접속부이고, 기능 회로를 생성하기위해 활동중인 장치(도시되지 않음)를 연결하기위해 그리고 신호를 전송하기위해 사용된다.
신호 버스는 실제로 여러 개별적인 신호 라인을 포함하더라도 저저항 상호접속부라 불리는 것을 주의해야한다. 신호 버스의 개별적인 신호 라인 각각은 매우 좁으나, 서로 매우 근접하여 위치한다. 라인 사이의 공간이 작기 때문에, 개별 라인의 전체가 동기하여 스위칭될 때 저 효율 저항과 커패시턴스때문에 신호의 질에 대한 기생 효과의 충격을 평가하기위한 목적으로 효율적인 신호 버스의 폭은 통상 개별 신호 라인이 결합된 폭과 동일하다. 이러한 이유 때문에, 신호 버스는 효과적인 저 저항 상호접속부의 예로서 포함된다.
또한, 본 발명이 저 저항 상호접속부에 대해 설명되지만, 기생 효과제어를 개선하기 위해 그리고 신호의 질을 향상시키기위해 본 발명은 집적회로 장치, 다중칩 모듈 등에서 더 높은 저항을 갖는 상호접속부에 따라 사용될 수 있다는 것이 이해된다.
도 2A의 상호접속부(21)는 일실시예에서 폭이 약 120mm이고 두께는 약 1.7mm이며, 다중 금속패턴층을 포함할 수 있는 마이크로프로세서와 같은 장치의 특정 금속패턴층위에 구성된다. 상호접속부(21)는 어떠한 상호접속부 형성 프로세스를 이용하여도 형성될 수 있다. 일실시예에서, 저 저항 상호접속부(21)는 알루미늄으로 형성된다. 알루미늄 합금, 텅스텐, 구리, 또는 1개 이상의 다른 유사한 물질도 사용될 수 있다. 이 물질은 프로세싱 온도 또는 사용되는동안 집적회로 장치가 받게될 상태 등을 고려하여 선택될 수 있다.
도시된 바와같이, 상호접속부(21)는, 예를 들어, 확산 접합과 같은 장치 구역, 게이트와 같은 다른 구조, 국부 상호접속부, 금속층, 또는 다른 장치 구조 혹은 층을 갖는 반도체 웨이퍼와 같은 기판(24)위에 배치된다. 다른 형태의 기판도 본 발명의 사상내에 있다. 상호접속부(21)는 일실시예에서 1개 이상의 절연 레벨간 유전체(ILD)에 의해, 그리고 일부의 경우, 커패시터, 트랜지스터 등과 같은 장치를 포함할 수 있는 다른 중간층에 의해 도 2A의 기판(24)과 분리되어 있다. 유전층(25)은 예를 들어 질화 규소, 이산화 규소, 옥시니트라이드 규소, 또는 일정한 저 유전 중합체중 1개 이상의 층으로 형성될 수 있다. ILD층(25)이 기판(24)에서 상호접속부와 다른 어떠한 전도층사이에 전기적 절연을 제공하는한 ILD층의 두께는 임계치가 아니다.
또한, 일실시예에서, 기판(24)의 뒷면은 도 2A에서 단면이 있는 집적회로 장치의 전체 뒷면으로 연장되는 그라운드면(26)과 연결된다. 도 2A의 단면을 포함하는 집적회로 장치가, 당 기술에서 공지된 시스템에 사용될 때 그라운드면(26)은 그라운드에 연결되도록 구성된다. 또다른 실시예에서, 집적회로 장치의 뒷면은 금속화되지 않는다. 이 실시예에서, 그라운드면은, 예를 들어 제어용 컬랩스칩 접속(C4) 패키지 또는 플립칩일 수 있는 집적회로 패키지내에 제공될 수 있다.
배경기술에서 설명된 바와같이, 동작중, 상호접속부(21)에 의해 집적회로 장치의 유닛으로 송수신되는 각 신호는 그라운드로 복귀해야한다. 현존 장치에서, 전류복귀경로는 특별히 제공되지 않는다. 신호는 도 1과 관련하여 설명된 바와 같이 집적회로 장치를 통한 여러 개의 가능한 경로중 한 개를 통해 그라운드로의 경로를 찾아야하며, 경로중 어떠한 것도 신호 보전을 유지하는데 필요한 특성을 제공하지 않을 수 있다. 상호접속부를 포함하는 전류복귀경로의 인덕턴스는 전류루프 영역에 의해 대부분 결정되고, 특히 인덕턴스가 주요 인자가 될 수 있는 고주파수에서 설계자가 신호의 질을 확실하게 유지하는 것은 어렵다.
설계자가 상호접속부(21)와 같은 상호접속부의 인덕턴스를 제어하기위해, 본 발명은 상호접속부(21)에 의해 전송되는 신호가 그라운드로 복귀하는 전류복귀 전용경로(22)를 제공한다. 전류복귀 전용경로(22)는 저 저항 상호접속부(21)와 평행하고 저 저항 상호접속부(21)와 대략 같은 길이를 갖는 기판(24)위에 형성된다. 도 2A에 도시된 실시예에서, 전류복귀 전용경로(22)는 동일한 프로세싱 단계 및 물질을 사용하여 상호접속부(21)와 동일한 금속층에 형성된다. 전류복귀 전용경로(22)의 일단은 그라운드에 연결되도록 구성된다. 유사하게, 상호접속부(21)의 타단은 신호원으로부터 신호를 수신하도록 구성된다. 예를 들어, 상호접속부(21)가 파워 버스이면, 상호접속부는 VCC신호를 수신하도록 구성될 것이다. 전류복귀 전용경로(22)는 직접 또는 전류복귀 전용경로(22)를 그라운드면이나 다른 그라운드에 연결하는 비아를 통해 그라운드에 연결될 수 있다.
도 2B는 도 2A의 전류복귀 전용경로(22)와 저 저항 상호접속부(21)의 상위도를 도시한다. 실제로 절연층, 금속층, 및 패시베이션층과 같이 추가되는 층은 상호접속부(21)의 위에 형성될 수 있다는 것이 이해된다. 이러한 추가 층이 없이 도 2B의 상위도는 집적회로 장치 세그먼트를 도시한다. 동작중, 상호접속부(21)는 부하(도시되지 않음)로서 작용하는 집적회로의 장치에 연결되는 것이 또한 이해된다. 소량의 상호접속부(21)만이 도시되어 있다.
라인(27)은, 전류복귀 전용경로(22)가 그라운드에 연결되어 있다면 상호접속부(21)에 의해 신호원으로부터 수신된 신호가 전달되는 전류복귀 전용경로(22) 및 상호접속부(21)를 통한 경로를 나타낸다. 일부 전류는 상호접속부(21), 부하 또는 상호접속부에 연결된 부하(도시되지 않음), 그리고 이후 그라운드로의 전류복귀 전용경로(22)를 통해 흐른다. 다른 일부 전류는 상호접속부, 절연 유전층(25), 그리고 이후 그라운드로의 전류복귀 전용경로(22)를 통해 흐른다.
상호접속부(21)를 위한 전류복귀 전용경로(22)를 제공함으로써, 본 발명은 상호접속부를 통해 전송되는 신호에 대한 그라운드로의 소정의 경로가 제어되게 한다. 게다가, 도 2B에 도시된 바와같이, 상호접속부(21)와 매우 근접해 있고 평행한 전류복귀 전용경로(22)를 형성함으로써, 상호접속부(21)와 전류복귀 전용경로(22)에 의해 형성된 루프(27)의 크기는 작게 유지된다. 특별한 프로세싱 기술을 위해 최소 간격의 한계내에서, 전류복귀 전용경로와 상호접속부를 설계하는 것은 장치의 특별한 동작 상태에 요구되는 인덕턴스를 맞추기위해 조절될 수 있다. 이러한 방식으로, 상호접속부(21)를 포함하는 회로의 유도성 리액턴스는 크리티컬 댐핑에 이르도록 제어될 수 있다. 따라서, 본 발명에 따라, 고주파수에서도 상호접속부를 통해 전송되는 신호에서 유도성 리액턴스가 거의 발생하지 않는 저 저항 상호접속부가 설계될 수 있다.
대부분의 경우, 도 2A와 2B의 전류복귀 전용경로(22)와 같은 전류복귀 전용경로는, 집적회로 장치에서, 파워 버스, 클록 트렁크, 상기 언급된 신호 버스와 같이 전체적으로 효율적이며, 따라서 저 저항인 상호접속부에 대해서만 제공될 필요가 있음을 주의해야한다. 따라서, 금속층에서 전류복귀 전용경로(22)에 대한 공간이 추가로 필요하지만, 필요한 전류복귀 전용경로의 수는 전형적으로 적다.
상이한 금속층의 전류복귀 전용경로
도 3A에서, 본 발명의 실시예에 따라 상호접속부(31) 및 전류복귀 전용경로(22)를 포함하는 장치의 단면도가 도시된다. 도 3A 및 3B의 상호접속부(31)는 도 2A 및 2B에서 설명된 바와 같이 저손실 상호접속부이다. 상호접속부(31)는 실리콘 웨이퍼와 같은 기판(33)에서 형성되고, 1개 이상의 절연층(35)에 의해 기판과 분리된다. 도 3A의 단면도는 상호접속부(31)의 길이방향을 따라 상호접속부(31)의 제 1 축 아래로 도시된다.
도 3A 및 3B에 도시된 장치는 제 1 금속층(M1), 제 2 금속층(M2), 제 3 금속층(M3), 및 제 4 금속층(M4)인 4개의 금속층을 포함하며, 번호가 높을수록 기판과 더 떨어져 위치한다. 상이한 수의 금속층에는 상이한 실시예가 포함될 수 있다. 도 3A에 도시된 바와같이, 이 실시예에서 집적회로 장치의 4개의 금속층 각각은 각 금속층의 위 그리고/또는 아래의 (복수의) 금속층에 대해 직교로 설계되고, 대체 금속층은 평행한 금속 라인을 포함한다. 이 방식으로, 각 층은 경로설정에 대해 최적화된다.
도 3A 및 3B에 도시된 실시예에서, 본 발명의 저 저항 상호접속부(31)는 M4층에서 형성된다. 상기 설명된 바와같이, 회로의 인덕턴스는 회로에 의해 형성된 루프의 크기에 대부분 의존한다. 따라서, 상호접속부(31)를 위한 전류복귀 전용경로가 M3층에 형성될 수 있지만, 이 실시예에서 M3층의 상호접속부 라인은 도 3A에 도시된 M4층에 있는 저 저항 상호접속부(31)와 수직으로 설계된다. 저 저항 상호접속부(31), 및 M3층에서 형성된 전류복귀 전용경로에 의해 형성된 루프는 크고, 따라서 높은 인덕턴스를 가질 것이다.
따라서 이 실시예의 전류복귀 전용경로(32)는 M4층의 상호접속 라인과 평행한 상호접속 라인을 갖는 M2층에서 형성된다. 상기 설명한 실시예에서, 상호접속부(31)와 전류복귀 전용경로(32)는 길이가 대략 같다. 전류복귀 전용경로(32)의 일단은 그라운드에 연결된 또다른 전도층으로 연장되는 비아를 통해 그라운드에 연결되고 또는 그라운드에 집적 연결되도록 구성된다. 유사하게, 상호접속부(31)의 일단은 신호원으로부터 직접 신호를 수신하도록 또는 신호원에 연결된 비아를 통해 신호를 수신하도록 연결된다. 이 방식으로, 저 저항 상호접속부(31), 및 전류복귀 전용경로(32)는 저 저항이며, 상호접속부(31)를 통해 신호가 전송되는 연속 경로, 및 공지되어 있고 전류가 그라운드로 복귀되며 제어되는 경로를 형성한다.
도 3B는 상호접속부(31) 및 상응하는 전류복귀 전용경로(32)를 다른 각도에서 상호접속부(31)의 폭에 대해 단면을 도시한다. 도시된 바와같이, M4층은 저 저항 상호접속부(31)뿐만 아니라 상호접속부(37)와 같은 다른 금속 라인을 포함할 수 있다. 또한, 도 3B에 대해서, 저 저항 상호접속부(31) 및 전류복귀 전용경로(32)는 방향이 평행할 뿐만 아니라, 형성된 회로 루프의 크기를 최소화하기위해 집적회로 장치내에서 정렬되도록 또한 구성되며, 따라서 회로의 인덕턴스를 최소화하고 제어한다.
일실시예에서, 도 3A 및 3B의 상호접속부와 전류복귀 전용경로의 간격은 약 3mm이다. 본 발명의 상호접속부는 비교적 넓고, 일실시예에서 약 20mm이며, 최대로 근접한 모든 금속 라인에 대한 상호접속부의 커패시턴스는 비교적 큰 값으로 유지된다. 크리티컬 댐핑에 이르도록 상호접속부(31)를 설계할 때, 상호접속부 영역 및 다른 금속 라인의 근접에 의한 상호접속부(31)의 커패시턴스는 회로의 유도성 리액턴스를 상쇄하고, 상호접속부(31)를 포함하는 회로의 인덕턴스는 비교적 큰 값일 수 있고 그 영역은 확실하게 제어될 필요가 없다. 게다가, 일실시예의 전류복귀 전용경로(32)는 상응하는 상호접속부(31)보다 좁고, 이에따라 저항이 증가하며 회로의 유도성 효과가 상쇄된다.
예를 들어, M4층의 상호접속부(31)와 M2층의 전류복귀 전용경로(32)사이의 간격이 약 3mm이면, 직교하는 M3층은 약 1mm떨어져 있고, 하나의 산화 유전체에 대해 전류복귀 전용경로(32)와 상호접속부(31)에 의해 형성된 회로의 인덕턴스는 약 0.38nH/cm이고 커패시턴스는 약 44pF/cm이다. 크리티컬 댐핑에 이르는 저항값(R)은 SQRT(0.38nH/0.044nF) = 2.94ohms/cm이다. 약 3mohm/cm의 저항을 갖고 상호접속부(31) 및 전류복귀 전용경로(32) 각각의 길이가 1cm이라고 추측되는 알루미늄으로 상호접속부와 전류복귀 전용경로가 형성되면, 저항값은 약 4ohm이다. 따라서 회로는 RC가 지배적이고 감결합 커패시턴스가 필요없이 또는 거의 없이 크리티컬 댐핑에 가깝게 된다.
매입형 그라운드면의 전류복귀 전용경로
도 4A 및 4B는 본 발명의 상호접속부와 전류복귀 전용경로의 또다른 실시예를 도시한다. 상기 설명한 실시예와 유사하게, 이 실시예는 집적회로 장치의 일부의 단면도로 설명된다. 이 상호접속부는 고효율 폭과 저효율 저항을 갖는 신호 버스, 클록 트렁크, 또는 파워 버스와 같은 저 저항 상호접속부이다.
도 3A 및 3B에서 설명된 것과 유사한 도 4A의 집적회로 장치는 다중 금속층을 포함한다. 이 실시예는 4개의 금속층(M1, M2, M3, 및 M4)을 포함하지만, M3 및 M4 금속층만이 도 4A와 4B에 도시된다. 상이한 수의 금속층은 다른 실시예에 포함될 수 있다. 이 실시예에서, 저 저항 상호접속부(41)는 도 4A의 상호접속부(42)와 같은 다른 상호접속부와 함께 M4층에서 형성된다. 도 4A의 집적회로 장치는 M4층의 다른 상호접속부(42) 그리고 상호접속부(41)와 직교로 설계된 상호접속부를 갖는 M3층을 또한 포함한다. M3 및 M4층은 반도체 웨이퍼와 같은 기판(43)으로부터, 예를 들어 활동중인 장치와 다른 절연층을 포함할 수 있는 1개 이상의 층(도시되지 않음)과 절연층(44)에 의해 분리되어 형성된다. 기판(43)의 뒷면은 도 2A에서 설명한 바와같이 그라운드면(45)으로 덮인다.
이 실시예에서, 저 저항 상호접속부(41)의 일단은 신호원에 연결되도록 구성되고 전류복귀 전용경로(46)의 일단은 상기 설명한 바와같이 그라운드에 연결된다. 또한, 상기 설명한 실시예에서, 상호접속부(41) 및 전류복귀 전용경로(46)는 서로 평행하고 대략 같은 길이로서 형성된다.
도 4A 및 4B에 도시된 실시예에서, 전류복귀 전용경로(46)는 상호접속부(41)의 바로 아래에 매입된 평면으로 형성된다. 본 발명의 전류복귀 전용경로가 상호접속부(41)의 바로 위에 또한 형성될 수 있고 사용되는 특별한 프로세스에 의해 지시된 한계내에 있는 원하는 신호 특성을 제공하려는 설계자에 의해 상호접속부(41)와 전류복귀 전용경로(46)사이의 분리가 선택될 수 있다는 것을 당 기술에 숙련된 당업자는 이해할 것이다.
본 발명의 전류복귀 전용경로(46)을 형성하는 매입면은 도 4A에 도시된 이 실시예에서 M4 및 M3층사이에 형성된다. 이 방식으로, 상호접속부(41) 및 상호접속부(41)의 전류복귀 전용경로(46)는 서로 근접하게 위치될 수 있고 이에따라 저 저항 상호접속부(41) 및 전류복귀 전용경로(46)에 의해 형성된 회로 루프의 크기가 최소화된다. 이 방식으로, 전류복귀 전용경로를 제공하지 않는 현존의 집적회로 장치의 저 저항 상호접속부와 비교할 때 이 회로의 유도성 리액턴스는 크게 감소될 수 있다. 이러한 구성은, 상호접속부(41)와 전류복귀 전용경로(46)사이의 금속의 두께와 층의 두께가 제어될 수 있기 때문에 크리티컬 댐핑에 가능한 가깝게 될 수 있도록 설계자에게 유연성 및 제어를 추가로 또한 제공한다. 게다가, 상호접속부(41)를 위한 전류복귀 전용경로(46)를 이 방식으로 형성함으로써, 상호접속부(41)와 전류복귀 전용경로(46)는 크리티컬 댐핑에 이르기위해 유도성 시상수를 상쇄하는 내장형 감결합 커패시터로서 작용한다. 마지막으로, 이 구성은, 상호접속층에 대한 공간이 필요할 때 금속층사이에 매입될 수 있기때문에, 본 발명의 전류복귀 전용경로를 제공하기위해 상호접속층에 대한 공간이 추가로 필요하지 않다는 이점을 제공한다.
본 발명의 매입면인 전류복귀 전용경로(46)는 어떠한 수의 프로세스를 사용하여 형성될 수 있고 또는 그라운드면을 사용하여 다른 설계의 일부가 될 수 있다. 이러한 매입면을 형성하는 한 가지 방법은 본 발명의 양수인에게 양도되었으며 1995년 12월 5일 발행된 "전자 회로를 포함하는 기판에서 제조된 커패시터" 명칭의 미국특허번호 제 5,472,900호에 설명되어 있다. 이 특허는 몇 개의 추가 마스킹 단계를 사용하여 반도체 기판위의 매입면을 형성하는 방법을 설명한다. 공개된 발명에 따라, 본 발명의 매입형 그라운드면을 형성하기위해 유사한 프로세스가 사용될 수 있지만 제 1 전도층은 커패시터의 제 1 판을 형성한다. 제 1 전도층, 제 2 전도층 그리고 그 위에 얇은 절연층이 차례로 증착되며, 이 경우 본 발명의 상호접속부가 될 수 있다. 이후 일실시예에서 단일 마스킹층을 사용하여 모든 절연 및 전도층을 통해 연장되는 비아가 패턴화되며, 블랭킷 유전체가 증착되고 비아용 측벽 절연체를 형성하기위해 이방성으로 에칭된다. 이후 매입형 그라운드면과 더 높은 레벨 금속층아래에 있는 금속층사이의 상호접속부를 제공하기위해 금속층이 증착된다. 이 방식으로, 구조를 형성하기위한 마스킹 단계가 추가로 필요하지 않다. 상호접속부(41)와 매입형 그라운드면인 전류복귀 전용경로(46)를 전력과 그라운드로 각각 연결하기위해 1 내지 2개의 마스킹 단계가 추가로 필요할 수 있다.
동작중, 예를 들어 파워 버스를 사용하여, 상호접속부(41)는 폭이 약 120mm이고 두께가 약 1.7mm일 수 있다. 도 4B에 도시된 절연층(47)은 폭이 약 120mm이고 두께가 약 1mm이다. 상호접속부(41)와 전류복귀 전용경로(46)에 의해 이 실시예에서 상기 치수로 형성된 루프는 (상호접속부와 전류복귀 전용경로가 알루미늄으로 형성되고 유전층이 이산화 규소로 형성된 것이라 가정할 때) 약 0.19nH/cm의 인덕턴스, 약 44pF/cm의 커패시턴스, 및 약 4ohm/cm의 저항값을 나타낸다. 이때, RC 시상수는 약 0.18ns이고 유도성 L/R 시상수는 0.05ns이다. 따라서 진동하지 않을 것이고 RC가 조금 지배되는 회로는 크리티컬 댐핑에 매우 가깝다.
따라서, 본 발명은 집적회로 장치 상호접속부의 인덕턴스를 제어하는 방법 및 장치를 제공한다. 상기 설명을 읽은 당 기술에 숙련된 당업자는 본 발명의 다른 많은 변경 및 수정을 할 수 있지만, 도시된 특별한 실시예는 제한된 것이 아님을 이해할 것이다. 따라서, 다양한 실시예에 대한 세부사항은 청구의 범위를 제한하는 것이 아니며 본 발명의 필수요소로서 설명된 것이다.

Claims (14)

  1. 집적회로 장치에 있어서,
    기판위에 배치된 제 1 절연층;
    제 1 경로를 따라 연장되는 제 1 절연층위에 배치된 상호접속부; 및
    상호접속부와 평행한 제 1 절연층위에 배치되고, 그라운드에 연결되도록 구성된 일단을 갖는 전류복귀 전용경로를 포함하는 것을 특징으로 하는 집적회로 장치.
  2. 제 1 항에 있어서, 상호접속부는 파워 버스인 것을 특징으로 하는 집적회로 장치.
  3. 제 1 항에 있어서, 상호접속부는 클록 트렁크인 것을 특징으로 하는 집적회로 장치.
  4. 제 1 항에 있어서, 상호접속부는 복수의 신호 경로를 포함하는 신호 버스인 것을 특징으로 하는 집적회로 장치.
  5. 제 1 항에 있어서, 상호접속부는 제 1 절연층위에 배치된 제 1 금속층에 형성되며, 제 1 금속층은 제 1 방향으로 연장되는 제 1 금속 라인을 갖고, 전류복귀 전용경로는, 제 1 금속 라인과 평행하고 제 1 금속층위에 배치된 제 2 절연층에 의해 제 1 금속층과 분리되어 있는 제 2 금속 라인을 갖는 제 2 금속층내에 형성되는 것을 특징으로 하는 집적회로 장치.
  6. 제 1 항에 있어서, 상호접속부 및 전류복귀 전용경로는 집적회로 장치의 동일한 금속층내에 형성되는 것을 특징으로 하는 집적회로 장치.
  7. 제 1 항에 있어서, 제 1 상호접속부는 집적회로 장치의 제 1 금속층내에 형성되고 전류복귀 전용경로는 집적회로 장치의 선택 영역내에 매입되는 것을 특징으로 하는 집적회로 장치.
  8. 반도체 집적회로 상호접속부의 인덕턴스를 제어하는 방법에 있어서,
    기판위에 절연층을 형성하는 단계;
    신호를 수신하도록 구성되는 상호접속부를 절연층위에 형성하는 단계; 및
    상호접속부와 평행한 전류복귀 전용경로를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상호접속부는 파워 버스인 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서, 상호접속부는 클록 트렁크인 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서, 상호접속부는 신호 버스인 것을 특징으로 하는 방법.
  12. 제 8 항에 있어서, 상호접속부를 형성하는 단계 및 전류복귀 전용경로를 형성하는 단계는 제 1 금속층을 형성하는 단계에서 동시에 수행되는 것을 특징으로 하는 방법.
  13. 제 8 항에 있어서, 전류복귀 전용경로를 형성하는 단계는 제 1 금속층을 형성함으로써 수행되고 상호접속부를 형성하는 단계는 제 1 금속층위에 절연층을 형성하고 절연층위에 제 2 금속층을 형성함으로써 수행되는 것을 특징으로 하는 방법.
  14. 제 8 항에 있어서, 전류복귀 전용경로를 형성하는 단계는 상호접속부와 평행한 매입형 그라운드면을 형성함으로써 수행되는 것을 특징으로 하는 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3454471B2 (ja) * 1999-07-09 2003-10-06 沖電気工業株式会社 半導体装置
EP2924731A1 (en) * 2014-03-24 2015-09-30 Nxp B.V. Integrated circuit arrangement

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4514749A (en) * 1983-01-18 1985-04-30 At&T Bell Laboratories VLSI Chip with ground shielding
US5025304A (en) * 1988-11-29 1991-06-18 Mcnc High density semiconductor structure and method of making the same
JP3031966B2 (ja) * 1990-07-02 2000-04-10 株式会社東芝 集積回路装置
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5149674A (en) * 1991-06-17 1992-09-22 Motorola, Inc. Method for making a planar multi-layer metal bonding pad
JPH05143535A (ja) * 1991-10-18 1993-06-11 Toshiba Corp 半導体集積回路
US5135889A (en) * 1991-12-09 1992-08-04 Micron Technology, Inc. Method for forming a shielding structure for decoupling signal traces in a semiconductor
US5472900A (en) * 1991-12-31 1995-12-05 Intel Corporation Capacitor fabricated on a substrate containing electronic circuitry
US5544103A (en) * 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
JPH0685154A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 半導体集積回路装置
US5439848A (en) * 1992-12-30 1995-08-08 Sharp Microelectronics Technology, Inc. Method for fabricating a self-aligned multi-level interconnect
FR2702595B1 (fr) * 1993-03-11 1996-05-24 Toshiba Kk Structure de câblage multicouche.
JP2919257B2 (ja) * 1993-12-15 1999-07-12 日本電気株式会社 多層配線半導体装置
JP3283984B2 (ja) * 1993-12-28 2002-05-20 株式会社東芝 半導体集積回路装置
US6531478B2 (en) * 2000-02-24 2003-03-11 Cheryl P. Kordik Amino pyrazole derivatives useful for the treatment of obesity and other disorders

Also Published As

Publication number Publication date
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