KR20000021072A - Cmos형 트랜지스터형성방법 - Google Patents

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Abstract

본 발명은 CMOS형 트랜지스터에 관한 것으로서, 특히, 반도체기판의 N-WELL과 P-WELL을 구분한 후에 필드산화막을 형성한 후에 게이트산화막, 폴리게이트막을 적층하여 식각으로 게이트전극을 형성하고 이 게이트전극의 양측면에 스페이서를 형성하는 단계와; 상기 단계 후에 불순물 이온을 주입하여 게이트전극의 양측면 활성영역에 P형정션영역 및 N형정션영역을 소자분리 없이 인접하여 형성하는 단계와; 상기 단계 후에 상기 결과물에 선택적으로 금속층을 형성하는 단계와; 상기 금속층상에 절연막을 적층한 후 열처리공정으로 어닐링하여 하부에 금속실리사이드층을 형성하고, 절연막을 평탄화시키는 단계와; 상기 단계 후에 절연막 상에 콘택부위를 갖는 감광막을 적층하여 식각으로 금속층까지 개방된 콘택홀을 형성하는 단계와; 상기 단계 후에 상기 결과물의 전면에 금속을 주입시킨 금속배선층을 형성한 후에 감광막을 적층하여 식각으로 금속배선을 형성하는 단계로 이루어진 CMOS형 트랜지스터형성방법인 바, P형정션영역과 N형정션영역에 위치하는 필드산화막을 없앤 상태로 동시에 형성하므로 소자의 크기를 줄여주도록 하는 매우 유용하고 효과적인 발명이다.

Description

ＣＭＯＳ형 트랜지스터 형성방법
본 발명은 CMOS형 트랜지스터에 관한 것으로서, 특히, 게이트전극의 상부면에 비저항이 낮은 금속층을 형성하여 게이트전극의 저항을 낮추도록 하고, P형정션영역과 N형정션영역에 위치하는 필드산화막을 없앤 상태로 동시에 형성하므로 소자의 크기를 줄여주도록 하는 CMOS형 트랜지스터형성방법에 관한 것이다.
일반적으로, 반도체소자의 집적도가 증가함에 따라 CMOS트랜지스터가 칩 전체 면적에서 차지하는 면적을 줄여야 하는 문제가 발생하고, 또한, 게이트전극의 선폭과 두께가 작아져서 게이트전극의 저항이 증대되어 반도체소자의 동작속도가 느려지는 문제가 발생되고 있다.
종래에는 CMOS소자의 게이트전극은 실리콘 기판 위에 산화막을 증착한 다음, 단지 폴리실리콘게이트막을 형성하는 방법을 주로 아용하였으며, CMOS에서 N-WELL에 있는 PMOS의 VCC노드(Node)의 P정션액티브영역과 WELL PICK-UP의 VCC노드(Node)의 N정션액티브영역을 각기 따로 형성하였다.
도 1(a) 내지 도 1(i)는 종래의 일반적인 CMOS형 트랜지스터 형성방법을 순차적으로 보인 도면이다.
도면을 참조하여 종래의 공정을 살펴 보면, 도1(a)는 반도체기판(1)에 P-WELL 및 N-WELL을 형성한 후에 필드산화막(2)을 형성시킨 상태를 도시하고 있다.
도 1(b)는 필드산화막(2) 사이에 있는 활성영역에 게이트산화막(3) 및 폴리게이트막(5)을 적층하여 식각으로 게이트전극(6)을 형성한 후에 게이트전극(6)의 양측면에 스페이서를 형성하는 상태를 도시하고 있다.
도 1(c)는 상기 패턴에 고농도 불순물을 이온주입하여 N-WELL에는 필드산화막(2)에 의하여 분리되는 N형정션영역(9)과 P형정션영역(7)을 형성하고 P-WELL에는 N형정션영역(8)만을 형성하는 상태를 도시하고 있다.
도 1(d)는 상기 결과물의 전면에 절연막(9)을 적층한 상태를 도시하고 있다.
그리고, 도 1(e)는 상기 절연막(9) 상에 콘택부위(7)를 갖는 감광막(10)을 적층한 상태를 도시하고 있다.
또한, 도 1(f)는 상기 감광막(10)의 식각부위(7)를 통하여 식각을 하여 절연막(9)에 하부의 게이트전극(6) 및 정션영역(7)(8)에 이르는 콘택홀(12)을 형성한 상태를 도시하고 있다.
도 1(g)는 상기 결과물의 표면에 박막의 장벽층을 증착하고, 그 콘택홀(12) 및 장벽층(13) 상에 금속배선층(14)을 형성한 상태를 도시하고 있다.
도 1(h)는 상기 금속배선층(14) 상에 감광막(15)을 적층한 상태를 도시하고있다.
도 1(i)는 상기 감광막(15)으로 식각을 하여 금속배선층(14)을 금속배선(17)으로 형성시킨 상태를 도시하고 있다.
그런데, 상기한 바와 같이, 게이트전극을 다결정실리콘막으로 형성하는 경우 저항이 증대되어 소자의 동작속도가 저하되고, 소비전력이 증대되는 문제점을 지니고 있었으며, 이와 동시에 CMOS트랜지스터의 N-WELL에 있는 P형정션영역(7) 및 N형정션영역(8)을 따로 형성하여 필드산화막(2)으로 분리되어지므로 CMOS 트랜지스터의 크기가 커지게 되므로 반도체소자의 칩의 크기가 커지는 문제점을 지니고 있었다.
본 발명의 목적은 게이트전극의 상부면에 비저항이 낮은 금속층을 형성하여 게이트전극의 저항을 낮추도록 하고, P형정션영역과 N형정션영역에 위치하는 필드산화막을 없앤 상태로 동시에 형성하므로 소자의 크기를 줄여주도록 하는 것이 목적이다.
도 1(a) 내지 도 1(i)는 종래의 일반적인 CMOS형 트랜지스터 형성방법을 순차적으로 보인 도면이고,
도 2(a) 내지 도 2(i)는 본 발명에 따른 CMOS형 트랜지스터 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
20 : 반도체기판 22 : 필드산화막
24 : 게이트산화막 26 : 폴리게이트막
28 : 스페이서 30 : 게이트전극
32 : P형정션영역 35 : N형정션영역
37 : 금속층 39 : 금속실리사이드층
40 : 절연막 49 : 콘택홀
50 : 금속배선층
이러한 목적은 반도체기판의 N-WELL과 P-WELL을 구분한 후에 필드산화막을 형성한 후에 게이트산화막, 폴리게이트막을 적층하여 식각으로 게이트전극을 형성하고 이 게이트전극의 양측면에 스페이서를 형성하는 단계와; 상기 단계 후에 불순물 이온을 주입하여 게이트전극의 양측면 활성영역에 P형정션영역 및 N형정션영역을 소자분리 없이 인접하여 형성하는 단계와; 상기 단계 후에 상기 결과물에 선택적으로 금속층을 형성하는 단계와; 상기 금속층상에 절연막을 적층한 후 열처리공정으로 어닐링하여 하부에 금속실리사이드층을 형성하고, 절연막을 평탄화시키는 단계와; 상기 단계 후에 절연막 상에 콘택부위를 갖는 감광막을 적층하여 식각으로 금속층까지 개방된 콘택홀을 형성하는 단계와; 상기 단계 후에 상기 결과물의 전면에 금속을 주입시킨 금속배선층을 형성한 후에 감광막을 적층하여 식각으로 금속배선을 형성하는 단계로 이루어진 CMOS형 트랜지스터형성방법을 제공함으로써 달성된다.
그리고, 상기 금속층은 전이금속중에 어느 하나를 선택하도록 하고, 바람직하게는 상기 금속층은 텅스텐을 사용하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 2(a) 내지 도 2(i)는 본 발명에 따른 CMOS형 트랜지스터 형성방법을 순차적으로 보인 도면이다.
도 2(a)는 반도체기판(20)의 N-WELL과 P-WELL을 구분한 후에 필드산화막(22)을 형성한 상태를 도시하고 있다.
도 2(b)는 상기 단계 후에 반도체기판(20)의 활성영역에 게이트산화막(24), 폴리게이트막(60)을 적층하여 식각으로 게이트전극(30)을 형성하고 양측면에 스페이서(28)를 형성하는 상태를 도시하고 있다.
그리고, 계속하여 불순물이온을 주입하여 게이트전극(30)의 양측면 활성영역에 P형정션영역(32) 및 N형정션영역(35)이 소자에 의하여 분리되는 것 없이 인접하여 형성하는 상태를 도시하고 있다.
도 2(c)는 상기 단계 후에 상기 결과물에 선택적으로 금속층(37)을 적층하여 형성하는 상태를 도시하고 있다.
이때, 상기 금속층(37)은 전이금속중에 어느 하나를 선택하도록 하며, 특히, 상기 금속층(37)은 텅스텐(W)을 사용하는 것이 바람직하다.
도 2(d)는 상기 금속층(37)상에 절연막(40)을 적층한 후 열처리공정으로 어닐링하여 하부에 금속실리사이드층(39)을 형성하고, 절연막(40)을 평탄화시키는 상태를 도시하고 있다.
도 2(e)는 상기 단계 후에 절연막(40) 상에 P형정션영역(32)과 게이트전극(30)으로 개방된 콘택부위(45)를 갖는 감광막(42)을 적층하는 상태를 도시하고 있다.
도 2(f)는 상기 단계 후에 감광막(42)의 콘택부위(45)를 통하여 식각으로 금속층(37)까지 개방된 콘택홀(49)을 형성하는 상태를 도시하고 있다.
도 2(g)는 상기 단계 후에 상기 결과물의 전면에 금속을 주입시킨 금속배선층(50)을 형성시킨 상태를 도시하고 있다.
그리고, 도 2(h)는 상기 단계 후에 금속배선층(50)상에 감광막(55)을 적층한 상태를 도시하고 있다.
또한, 도 2(i)는 상기 단계 후에 금속배선층(50)의 불필요한 부분을 식각하여 금속배선(60)을 형성하는 상태를 도시하고 있다.
상기한 바와 같이 본 발명에 따른 CMOS형 트랜지스터형성방법을 이용하게 되면, 게이트전극의 상부면에 비저항이 낮은 금속층을 형성하여 게이트전극의 저항을 낮추도록 하여 셀 트랜지스터의 측면부에서 게이트의 턴온(Turn On)동작이 빨라져서 셀접속속도(Cell Access Velocity)가 증가하므로 소자의 동작이 고속으로 이루어지는 장점을 지니고 있다.
또한, CMOS트랜지스터의 N-WELL에서 P형정션영역과 N형정션영역에 위치하는 필드산화막을 없앤 상태로 동시에 형성하므로 트랜지스터가 칩에서 차지하는 면적으로 줄여주어 반도체소자의 크기를 소형화할 수 있는 장점을 지닌다.
그리고, 본 발명에서는 금속층을 단 1회의 열처리공정으로 금속실리사이드층으로 성장시킨 후에 스트립공정으로 잔류된 금속층을 제거하지 않고 그대로 사용하므로 공정을 단순화시키도록 하여 제조단가를 저감하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (4)

  1. 반도체기판의 N-WELL과 P-WELL을 구분한 후에 필드산화막을 형성한 후에 게이트산화막, 폴리게이트막을 적층하여 식각으로 게이트전극을 형성하고 이 게이트전극의 양측면에 스페이서를 형성하는 단계와;
    상기 단계 후에 불순물 이온을 주입하여 게이트전극의 양측면 활성영역에 P형정션영역 및 N형정션영역을 소자분리 없이 인접하여 형성하는 단계와;
    상기 단계 후에 상기 결과물에 선택적으로 금속층을 형성하는 단계와;
    상기 금속층상에 절연막을 적층한 후 열처리공정으로 어닐링하여 하부에 금속실리사이드층을 형성하고, 절연막을 평탄화시키는 단계와;
    상기 단계 후에 절연막 상에 콘택부위를 갖는 감광막을 적층하여 식각으로 금속층까지 개방된 콘택홀을 형성하는 단계와;
    상기 단계 후에 상기 결과물의 전면에 금속을 주입시킨 금속배선층을 형성한 후에 감광막을 적층하여 식각으로 금속배선을 형성하는 단계로 이루어진 것을 특징으로 하는 CMOS형 트랜지스터 형성방법.
  2. 제 1 항에 있어서, 상기 금속층은 전이금속중에 어느 하나인 것을 특징으로 하는 CMOS형 트랜지스터 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 금속층은 텅스텐인 것을 특징으로 하는 CMOS형 트랜지스터 형성방법.
  4. 반도체소자 제조방법에 있어서,
    트리플웰을 구조를 갖는 CMOS 트랜지스터에서 Ground Level을 갖는 P형웰의 Well Pick-up 액티브와 이 Well에 있는 NMOS의 VSS액티브 사이의 필드산화막을 없앤 상태로 양자를 동시에 형성하는 것을 특징으로 하는 CMOS형 트랜지스터 형성방법.
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