KR20000020169A - 삼각함수 계산을 이용한 직접 디지털 주파수 합성 장치 - Google Patents

삼각함수 계산을 이용한 직접 디지털 주파수 합성 장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 삼각함수 계산을 이용한 직접 디지털 주파수 합성 장치에 관한 것임.
2. 발명이 해결하고자하는 과제
본 발명은 삼각함수 계산을 빠르게 처리하여 합성 주파수를 출력하므로써, 주파수 해상도, 위상과 주파수의 안정도 및 주파수 변환속도를 향상시킬수 있는 직접 디지털 주파수 합성 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결방법의 요지
본 발명은 외부로부터 입력된 주파수 조절 신호의 위상을 누산하는 위상 누산수단; 위상 누산수단의 출력신호를 위상 제어신호를 제공하는 위상 제어수단; 위상 제어신호를 입력받아 합성 주파수를 발생하는 합성 주파수 발생수단; 합성 주파수를 아날로그 신호로 변환하는 D/A 변환수단; 및 D/A 변환수단의 출력신호를 필터링하는 필터링수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 삼각함수 계산을 이용하여 합성 주파수를 발생하는데 이용됨.

Description

삼각함수 계산을 이용한 직접 디지털 주파수 합성 장치
본 발명은 확산 스펙트럼(Spread-Spectrum)에 사용되는 디지털 방식의 직접 주파수 합성 장치에 관한 것으로서, 특히 삼각함수를 계산하여 주파수를 합성할 수 있는 직접 디지털 주파수 합성 장치에 관한 것이다.
도 1은 종래의 롬을 이용한 주파수 합성 장치의 구성 블록도로서, 주파수 레지스터(110)와, 위상 가산기(120)와, 위상 레지스터(130)와, 롬(ROM : Read Only Memory)(140)과, D/A 컨버터(150)와, 필터(160)를 구비한다.
상기한 바와 같은 구조를 갖는 종래의 주파수 합성 장치의 동작을 설명하면 다음과 같다.
주파수 레지스터(110)에 주파수 조정 2진 워드(word) 데이터 워드 값을 입력하면, 이 2진 데이터 워드값에 해당되는 주파수가 출력한다. 이렇게, 주파수 레지스터(110)에서 출력된 2진 데이터 값은 계수형 발진기(도시되지 않았음)를 모체로 한 위상 가산기(120)와 위상 누산기인 위상 례지스터(130)로 입력되어 클럭 주파수에 따라 가산된다. 이때, 위상 누산기인 위상 레지스터(130)의 출력값이 위상 가산기(120)로 궤환되어 원래의 값과 다시 가산되어 출력 신호의 위상값을 계수하게 된다.
이에 따라, 생성된 주소 비트는 롬(140)으로 입력되어 정형파형을 나타내는 일년의 데이터 값으로 출력된다. 여기서, 사인(Sine)함수 계산은 초월함수(Trenscendental Function)이기 때문에 계산하는 방법이 어렵고 복잡하여, 일반적으로 간편한 룩업을 이용한 롬(ROM -Based Look up)(140)방식이 사용되고 있다.
이러한, 방식은 사인파형의 위상과 진폭데이터를 롬(140)에 저장하여 어드레스에 따라 사인파형(Sinusoidal Waveform)을 나타내는 일련의 데이터를 출력시키는 방법으로서, 이 출력 값이 D/A컨버터(150)를 경유하여 양자화된 계단파형으로 된다.
이렇게, 양자화된 계단파형은 고주파 성분을 제거하는 필터(160)를 통해 최종 주파수 출력단에서 정현파로 출력하게 된다.
그러나, 상기한 바와 같은 종래의 직접 디지털 주파수 합성 장치의 경우, 위상 누산기의 출력중 상위 비트만 롬의 어드레스 비트로 사용하는데, 이로 인한 위상잘림과 한정된 사인롬의 크기 즉, 한정된 샘플링 데이터로 인한 진폭 잘림의 잡음이 발생하였다. 또한, 롬에서의 샘플링으로 인한 이산형 고조파 성분과 백색잡음이 발생하여 혼 변조 성분이 초래되었다.
이러한, 현상을 제거하기 위하여 종래의 직접 디지털 주파수 합성 장치에서는 위상 누산기의 출력 전부를 사인롬의 어드레스 비트로 사용하고, 사인롬 크기를 늘려서 위상 잘림을 감소시키는 진폭 양자화 방법으로 출력 잡음을 개선 했지만, 어드레스 비트수의 제곱에 비례하는 지수 함수적으로 증가하는 많은 양의 출력 저장 데이터가 요구되었기 때문에, 주파수 합성 장치의 칩 크기가 커지는 단점을 가지고 있었으며, 또한 높은 안정도와 고해상도의 정현파를 발생시키기 위해서 위상 누산기의 모든 출력비트를 사인 룩업 테이블의 어드레스 비트로 사용할 경우에도 발생하는 진성 위상 잘림 및 진폭 양자화로 인한 백색잡음과 스퓨리어스(Spurios) 잡음 등을 제거하는 것이 불가능하여 주파수 합성 장치의 성능이 현저하게 떨어지는 문제점이 여전히 존재 하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 삼각함수 계산을 빠르게 처리하여 합성 주파수를 출력하므로써, 주파수 해상도, 위상과 주파수의 안정도 및 주파수 변환속도를 향상시킬수 있는 직접 디지털 주파수 합성 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 롬(ROM)을 이용한 주파수 합성 장치의 구성 블록도.
도 2는 본 발명에 따른 삼각함수 계산을 이용한 직접 디지털 주파수 합성 장치의 일실시예 구성 블록도.
도 3은 도 2의 위상 누산기의 일실시예 구성 블록도.
도 4는 도 2의 위상 누산기의 일실시예 구성 블록도.
도 5는 도 2의 삼각함수 계산 회로의 일실시예 구성 블록도.
도 6a는 도 2의 삼각함수 계산회로의 좌표를 나타내는 예시도.
도 6b 및 도 6c는 도 2의 삼각함수 계산회로의 비트수에 따른 오차 분석 결과를 나타내는 특성도.
도 7a는 본 발명에 따른 직접 디지털 주파수 합성 장치의 제어상태를 나타내는 특성도.
도 7b는 본 발명에 따른 직접 디지털 주파수 합성 장치의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
210: 주파수 레지스터 220: 위상 누산기
230: 위상 제어기 240: 삼각함수 계산 회로
250: D/A 컨버터 260: 필터
이와 같은 목적을 달성하기 위한 본 발명은, 직접 디지털 주파수 합성 장치에 있어서, 외부로부터 입력된 주파수 조절 신호를 일시 저장하기 위한 저장수단; 상기 저장수단을 통해 전달된 주파수 조절 신호의 위상을 누산하기 위한 위상 누산수단; 상기 위상 누산수단의 출력신호를 입력받아 합성 주파수을 제어하기 위한 위상 제어신호를 제공하는 위상 제어수단; 상기 위상 제어신호를 입력받아 부호신호를 발생하고, 이 부호신호에 따라 소정의 가로축 좌표값과 세로축 좌표값을 연산하여 상기 합성 주파수를 발생하는 합성 주파수 발생수단; 상기 합성 주파수를 아날로그 신호로 변환하기 위한 디지털/아날로그 변환수단; 및 상기 디지털/아날로그 변환수단의 출력신호를 필터링하여 외부로 출력하는 필터링수단을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 2는 본 발명에 따른 삼각함수 계산을 이용한 직접 디지털 주파수 합성 장치의 일실시예 구성 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 직접 디지털 주파수 합성 장치는, 외부로부터 입력된 주파수 조정 2진 데이터를 일시 저장하기 위한 주파수 레지스터(210)와, 주파수 레지스터(210)로부터 출력된 2진 데이터 워드로된 주파수의 위상을 누산하기 위한 위상 누산기(220)와, 위상 누산기(230)로부터 주파수의 위상 누산값을 입력받아 합성 주파수의 위상을 제어하기 위한 위상 제어신호를 제공하는 위상 제어기(230)와, 위상 제어기(230)로부터 위상 제어신호를 입력받아 부호비트를 발생하고, 이 부호비트에 따라 X축 좌표값과 Y축 좌표값을 갖는 삼각함수를 연산하여 합성 주파수를 출력하는 삼각함수 계산회로(240)와, 삼각함수 계산 회로(240)로부터 전달된 합성 주파수를 아날로그 신호로 변환하기 위한 D/A 컨버터(250)와, D/A 컨버터(250)의 출력신호를 필터링하여 외부로 주파수를 출력하는 필터(260)를 구비한다.
여기서, 본 발명의 직접 디지털 주파수 합성 장치은 외부로부터 입력된 시스템 클럭에 따라 합성 주파수를 발생한다.
상기한 바와 같은 구조를 갖는 본 발명의 직접 디지털 주파수 합성 장치의 동작을 상세하게 설명하면 다음과 같다.
외부로 입력된 주파수 조정 2진 데이터가 주파수 레지스터(210)에 일시 저장된 후 위상 누산기(220)로 전달되면, 위상 누산기(220)는 주파수 레지스터(210)로부터 출력된 신호의 위상을 누산하여 누산한 위상값을 위상 제어기(230)로 출력한다. 여기서, 주파수 레지스터(210)는 주파수 조정 2진 데이터를 2진 데이터 워드로서 출력한다.
이때, 위상 누산기(220)에 의해 주파수의 위상이 누산되는 과정은 도 3을 참조하여 상세하게 설명될 것이다.
이어서, 위상 제어기(230)는 위상 누산기(230)로부터 주파수의 위상 누산값을 입력받아 삼각함수 계산회로(240)에 의해 합성되는 주파수의 위상을 제어하기 위한 위상 제어신호를 삼각함수 계산회로(240)로 출력한다.
이때, 위상 제어기(230)의 위상 제어신호 발생 과정은 도 4을 참조하여 상세하게 설명될 것이다.
이렇게, 합성 주파수의 위상을 제하기 위한 위상 제어신호가 전달되면, 삼각함수 계산회로(240)는 위상 제어기(230)로부터 위상 제어신호에 따라, X축 좌표값과 Y축 좌표값을 갖는 삼각함수를 연산하여 연산한 합성 주파수를 정현파형을 나타내는 디지털 데이터로 출력한다.
이때, 삼각함수 계산회로(240)의 합성 주파수 발생 과정은 도 5를 참조하여 상세하게 설명될 것이다.
이와 같이, 삼각함수 계산회로(240)로부터 정현파형의 디지털 데이터로 출력된 합성 주파수가 D/A 컨버터(250)로 전달되면, D/A 컨버터(250)는 삼각함수 계산회로(240)로부터 출력되는 디지털 형태의 합성 주파수를 양자화하여 아날로그 형태의 주파수로 변환하여 필터(240)로 출력한다.
따라서, 필터(240)는 전술한 바와 같은 과정을 거쳐 합성된 주파수를 필터링하여 고주파 성분을 제거한 후 외부로 출력한다.
도 3은 도 2의 위상 누산기의 일실시예 상세 구성 블록도이다.
도 3에 도시된 바와 같이, 상기 도 2의 위상 누산기는, 제 1 입력단이 주파수 레지스터(210)의 출력단에 연결된 캐리예견(look ahead) 가산기(221)와, 입력단이 캐리예견 가산기(221)의 출력단에 연결되고 출력단이 캐리예견 가산기(221)의 제 2 입력단과 위상 제어기(230)의 입력단에 연결된 가산값 레지스터(222)를 구비한다.
상기한 바와 같은 구조를 갖는 상기 도 2의 위상 누산기의 동작을 상세하게 설명하면 다음과 같다.
캐리예견 가산기(221)는 주파수 레지스터(210)로부터 전달되는 주파수의 위상과 가산값 레지스터(222)로부터 궤환된 위상 가산값을 가산하여 가산값 레지스터(222)로 출력한다.
위상 누산기(220)는 이와 같은 궤환 과정을 반복하므로써, 주파수 레지스터(210)로부터 전달된 주파수의 위상을 누산하게 된다.
그리고, 위상 누산기(220)는 이렇게 누산한 위상값을 시스템 클럭에 따라 위상 제어기(230)로 출력하게 되는 것이다.
한편, 캐리예견 가산기(221)는 고속으로 동작하는 가산기이므로, 본 발명의 합성 주파수 발생 처리 속도를 매우 향상시키는 역할을 한다.
도 4는 도 2의 위상 제어기의 일실시예 구성 블록도이다.
도 4에 도시된 바와 같이, 상기 도 2의 위상 제어기는, 위상 누산기(220)에 의해 누산된 위상값과 미리 설정된 기준 위상값의 크기를 비교하기 위한 위상 비교기(231)와, 위상 누산기(220)에 의해 누산된 위상값에서 미리 설정된 기준 위상값을 감산하기 위한 위상 감산기(232)와, 위상 비교기(231)의 비교 결과를 입력받아 선택신호를 발생하기 위한 선택신호 발생부(233)와, 선택신호 발생부(233)로부터 전달된 선택신호에 따라, 위상 누산기(220)에 의해 누산된 위상값과 위상 감산기(232)에 의해 감산된 위상값을 선택적으로 출력하기 위한 멀티플렉서(234)를 구비한다.
여기서, 미리 설정된 기준 위상값의 위상각은 실질적으로 90°이다.
상기한 바와 같은 구조를 갖는 상기 도 2의 위상 제어기에 대한 동작을 상세하게 설명한다.
위상 누산기(220)에 의해 누산된 위상값이 전달되면, 위상 비교기(231)는 위상 누산기(220)에 의해 누산된 위상값을 위상 감산기(232)와 멀티플렉서(234)로 전달하면서, 위상 누산기(220)로부터 전달된 누산 위상값과 기준 위상값의 크기를 비교하여 비교 결과를 선택신호 발생부(233)로 전달한다.
이때, 선택신호 발생부(233)는 위상 비교기(231)에 의한 비교 결과 위상 누산값이 기준 위상값보다 크면, 선택신호 발생부(233)는 선택신호 '1'을 멀티플렉서(234)로 출력한다. 하지만, 위상 비교기(231)에 의한 비교 결과 위상 누산값이 기준 위상값보다 작으면, 선택신호 발생부(233)는 선택신호 '0'을 멀티플렉서(234)로 출력한다.
그리고, 멀티플렉서(234)는 선택신호 발생부(233)로부터 선택신호 '1'이 전달되면, 위상 감산기(232)에 의해 감산된 위상값을 위상 제어신호로서 삼각함수 계산회로(240)로 출력한다. 만일, 선택신호 발생부(233)로부터 선택신호 '0'이 전달되면, 멀티플렉서(234)는 위상 감산기(232)에 의해 감산된 위상값을 위상 제어신호로서 삼각함수 계산회로(240)로 출력한다.
즉, 위상 제어기(230)는 위상 누산기(220)에 의해 누산된 위상 누산값이 기준 위상값보다 크면, 위상 누산기(220)의 누산 위상값에서 기준 위상값을 감산하여 감산한 위상값을 위상 제어신호로서 삼각함수 계산회로(240)로 출력하게 되는 것이다. 그렇지 않고, 위상 누산기(220)에 의해 누산된 위상 누산값이 기준 위상값보다 작으면, 위상 제어기(230)는 위상 누산기(220)에 의해 누산된 위상값을 위상 제어신호로서 삼각함수 계산회로(240)로 출력하게 된다.
도 5는 도 2의 삼각함수 계산회로의 일실시예 구성도이다.
도 5에 도시된 바와 같이, 상기 도 2의 삼각함수 계산회로는, 부호비트를 발생하기 위한 부호비트 발생부(241)와, 부호비트에 따라 미리 설정된 X축 좌표값과 Y축 좌표값을 이용하여 정형파형으로된 합성 주파수를 발생하기 위한 합성 주파수 출력부(242)로 크게 나뉘어진다.
부호비트 발생부(241)는, 위상 제어기(230)로부터 출력된 위상 제어신호를 일지 저장하기 위한 레지스터(R241)와, 부호비트(s[0], s[1], ···, s[n])들을 각각 발생하는 다수의 부호비트 발생기(2410 내지 241n)들로 구성된다.
다수의 부호비트 발생기(2410 내지 241n)는 각각, 위상 제어기(230)로부터 출력된 위상 제어신호와 외부로부터 입력된 기준 위상값을 가산하거나 또는 레지스터(R241)를 통해 전달된 위상제어신호에서 외부로부터 입력된 기준 위상값을 감산하는 가감산기(AD241)와 레지스터(R242)로 구성된다. 즉, 상기 기준 위상값이 상기 위상 제어신호보다 크면, 가감산기(AD241)는 상기 기준 위상값과 상기 위상 제어신호를 가산하고, 만일 상기 기준 위상값이 상기 위상 제어신호보다 작으면, 가감산기(AD241)는 상기 위상 제어신호에서 상기 기준 위상값을 감산한다.
여기서, α0, α1, ···, αn은 각각 부호비트 발생기(2411 내지 241n)들의 가감산기(AD241)들로 입력되는 기준 위상값이다.
합성 주파수 출력부(242)는, 상기 X축 좌표값을 일시 저장하기 위한 레지스터(R243)와, 상기 Y축 좌표값을 일시 저장하기 위한 레지스터(R244)와, 상기 부호비트에 따라, 상기 X축 좌표값과 상기 Y축 좌표값을 이용하여 합성 주파수(sinθ)를 출력하는 다수의 합성 주파수 출력기(2420 내지 242n)들을 구비한다. 여기서, cosθ는 D/A 컨버터(250)로 출력되지 않는다.
다수의 합성 주파수 출력기(2420 내지 242n)는 각각, 두 개의 쉬프터(SH242)와, 두 개의 가감산기(AD242)와, 두 개의 레지스터(R24)를 구비한다.
한편, 삼각함수 계산회로(240)는 상용 제품이다.
도 6a는 도 2의 삼각함수 계산회로의 좌표를 나타내는 것이다.
도 6a에 도시된 바와 같이, 상기 삼각함수 계산회로는 직선(X,Y)를 갖는 기본 벡터 V를 각도 θ를 가지는 직선 (X',Y')의 벡터 V'으로 회전함으로써 다음과 같이 전개된다. 각각의 수식 X'과 Y'를 다시 전개하면 다음과 같다. 각도 θ를 θ =±α0±α1±α2±α3… ±αi로 분할하여 각도 αi= tan-12-i크기로 연속해서 회전시킨다. 벡터 V에서 벡터 V'로의 회전을 이루기 위해, 각도 αi의 방향은 (θ-∑αj)에 따라 + 혹은 - 방향이 선택된다. 여기서, Xi+1과 Yi+1은 (Xi, Yi)보다 1/cosαi의 비율만큼 큰 값이 된다.
도 6b 및 도 6c는 도 2의 삼각함수 계산회로의 비트수에 따른 오차 분석 결과를 나타내는 특성도이다.
도 6b 및 도 6c에 도시된 바와 같이, 상기 삼각함수 계산회로는 최적화된 파이프라인 단수, 즉 비트별로 단수를 보자면, 8비트는 7단, 16비트시 12단 24비트시 20단이 최적화된 파이프라인 단수로 구성된다.
그리고, 16비트에서 12단, 24비트시에 20단까지가 최적화단 파이프라인 단수의 오차를 보여주고 있는 것이다. 그 이상의 파이프라인 단수는 무의미함을 알수 있었다.
그러나, 기존의 롬에 데이터의 값을 저장하여 사용한 직접 디지털 주파수 합성기의 방식은 롬의 용량에 따라 정밀도가 결정되어, 고정밀도를 출력하려면 시스템의 크기가 커지는 단점을 가지고 있고, 시스템이 커질수록 롬을 사용한 방식은 롬의 액세스(access) 시간이 길어지는 반면, 삼각함수 계산회로를 사용한 경우에는 파이프라인 구조를 사용하기 때문에 시스템의 크기가 커진다고 전체동작속도에는 영향을 미치지지는 않는다.
도 7a는 본 발명에 따른 직접 디지털 주파수 합성 장치의 제어상태를 나타내는 특성도이다.
도 7a에 도시된 바와 같이, 사인 파형을 제어하는 부분으로 누산값이 90。이전의 값은 계속해서 위상레지스터에 저장되고 이 값이 90。이상이 되면 그 값을 비교기로 값이 비교가 되는 동시에 이는 카운터를 사용해서 0, π/2, π3/4, π3/2, 2π값들로 각각 출력이 될 수 있도록 구성되어 디바이스의 칩의 크기를 줄일 수 있어 고속화 및 소형화가 가능하도록 한다.
도 7b는 본 발명에 따른 직접 디지털 주파수 합성 장치의 동작 타이밍도이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명은, 첫째 위상누산기를 가산속도가 빠른 캐리예견 가산기(Carry look ahead Adder)를 이용하여 주파수의 위상을 누산하므로서 동작 속도를 크게 증가시킬 수 있고, 둘째 90°이전의 위상 누산값은 레지스터에 저장하고 위상 누산값이 90°이상이 되면, 이 누산값을 0, π/2, π3/4, π3/2 및 2π 값들로 각각 출력하도록 구성하므로서, 디바이스의 크기를 줄일 수 있어 고속화 및 소형화가 가능하고, 셋째 빠른 스위칭 속도와 고해상도 주파수 특성을 갖게 되므로서 단독으로 시스템으로 활용할 수 있으며, 특히 일반적인 직접 디지털 주파수 합성 장치의 장점과 저잡음과 고안정성 광대역 주파수 특성을 갖는 위상 동기루프 주파수 합성 장치의 장점을 함께 이용한 혼합형 주파수 합성 장치에도 활용할 수 있기 때문에, 현대의 통신기기의 주파수 합성장치나 고성능 신호 발생 장치에 적합하게 사용할 수 있는 매우 우수한 효과가 있다.

Claims (5)

  1. 직접 디지털 주파수 합성 장치에 있어서,
    외부로부터 입력된 주파수 조절 신호를 일시 저장하기 위한 제 1 저장수단;
    상기 제 1 저장수단을 통해 전달된 주파수 조절 신호의 위상을 누산하기 위한 위상 누산수단;
    상기 위상 누산수단의 출력신호를 입력받아 합성 주파수의 위상을 제어하기 위한 위상 제어신호를 제공하는 위상 제어수단;
    상기 위상 제어신호를 입력받아 부호신호를 발생하고, 이 부호신호에 따라 소정의 가로축 좌표값과 세로축 좌표값을 갖는 삼각함수를 계산하여 상기 합성 주파수를 발생하는 합성 주파수 발생수단;
    상기 합성 주파수를 아날로그 신호로 변환하기 위한 디지털/아날로그 변환수단; 및
    상기 디지털/아날로그 변환수단의 출력신호를 필터링하여 외부로 출력하는 필터링수단
    을 포함하여 이루어진 직접 디지털 주파수 합성 장치.
  2. 제 1 항에 있어서,
    상기 위상 누산수단은,
    상기 제 1 저장수단으로부터 전달된 주파수 조절 신호의 위상과 제 2 저장수단으로부터 궤환된 위상 가산값을 가산하기 위한 가산수단; 및
    상기 가산수단에 의해 가산된 위상값을 일시 저장하기 위한 상기 제 2 저장수단
    을 포함하여 이루어진 직접 디지털 주파수 합성 장치.
  3. 제 1 항에 있어서,
    상기 위상 제어수단은,
    상기 위상 누산수단에 의해 누산된 위상값과 소정의 기준 위상값의 크기를 비교하기 위한 위상 비교수단;
    상기 누산된 위상값에서 상기 소정의 기준 위상값을 감산하기 위한 위상 감산수단; 및
    상기 위상 비교수단의 비교 결과에 따라, 상기 누산된 위상값과 상기 위상 감산수단에 의해 감산된 위상값을 입력받아 상기 위상 제어신호를 출력하기 위상 제어신호 출력수단
    을 포함하여 이루어진 직접 디지털 주파수 합성 장치.
  4. 제 3 항에 있어서,
    상기 위상 제어신호 출력수단은,
    상기 위상 비교수단의 비교 결과를 입력받아 선택신호를 발생하기 위한 선택신호 발생수단; 및
    상기 선택신호에 따라, 상기 위상 누산수단에 의해 누산된 위상값과 상기 위상 감산수단에 의해 감산된 위상값을 선택적으로 출력하기 위한 선택수단
    을 포함하여 이루어진 직접 디지털 주파수 합성 장치.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서,
    상기 합성 주파수 발생수단은,
    상기 위상 제어신호와 외부로부터 입력된 기준 위상신호를 가산 및 감산하여 상기 부호신호를 발생하기 위한 부호신호 발생수단; 및
    상기 부호신호에 따라, 상기 소정의 가로축 좌표값과 세로축 좌표값을 갖는 삼각함수를 계산하여 상기 합성 주파수를 출력하는 합성 주파수 출력수단
    을 포함하여 이루어진 직접 디지털 주파수 합성 장치.
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