KR20000011562A - 반도체웨이퍼,그제조방법및웨이퍼척 - Google Patents

반도체웨이퍼,그제조방법및웨이퍼척 Download PDF

Info

Publication number
KR20000011562A
KR20000011562A KR1019990027392A KR19990027392A KR20000011562A KR 20000011562 A KR20000011562 A KR 20000011562A KR 1019990027392 A KR1019990027392 A KR 1019990027392A KR 19990027392 A KR19990027392 A KR 19990027392A KR 20000011562 A KR20000011562 A KR 20000011562A
Authority
KR
South Korea
Prior art keywords
wafer
semiconductor wafer
wavelength
semiconductor
less
Prior art date
Application number
KR1019990027392A
Other languages
English (en)
Inventor
우시키타케히토
쯔노다히토시
Original Assignee
와다 다다시
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 와다 다다시, 신에쯔 한도타이 가부시키가이샤 filed Critical 와다 다다시
Publication of KR20000011562A publication Critical patent/KR20000011562A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/6875Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a plurality of individual support members, e.g. support posts or protrusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68757Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a coating or a hardness or a material
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24355Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

최소한 웨이퍼 이면 및/또는 표면의 파장 10mm의 파동(undulation) 성분에 대해 파워 스펙트럼 밀도로 10μm3이하인 파동 성분을 갖는 반도체 웨이퍼; 최소한 웨이퍼 이면의 파장 10mm 성분에 대해 파워 스펙트럼 밀도로 10μm3이하인 파동 성분을 갖는 연마될 반도체 웨이퍼를 사용하는, 그 이면에서 보지되는 반도체 웨이퍼의 표면을 연마함으로써 반도체 웨이퍼를 제조하는 방법; 및 흡착에 의해 웨이퍼를 보지하기 위한 보지 표면이 있는 웨이퍼 척(상기 보지 표면은 최소한 파장 10mm의 성분들에 대해 파워 스펙트럼 밀도로 10 μm3이하의 파동 성분들을 갖는다)이 제공된다. 본 발명에 의하면, 반도체 웨이퍼의 파동 성분들은 정량적으로 평가할 수 있으며, 이로인해 표면 파동 성분이 없는 반도체 웨이퍼, 이와같은 반도체 웨이퍼 제조 방법, 및 웨이퍼 척을 제공할 수 있다. 이와같은 파동 성분들은 디바이스-가공 단계에서 석판 인쇄, 디바이스 분리 등에 관해 문제를 발생시킬 수 있다.

Description

반도체 웨이퍼, 그 제조 방법 및 웨이퍼 척{SEMICONDUCTOR WAFER, METHOD FOR PRODUCING THE SAME, AND WAFER CHUCK}
본 발명은 특히 디바이스-공정에서 문제를 일으킬 수 있는, 파동 성분이 적은 반도체 웨이퍼, 및 이와같은 반도체 웨이퍼 제조 방법에 관한 것이다.
최근 반도체 디바이스의 고집적도의 사용에 있어, 사용되는 반도체 웨이퍼 표면의 편평도에 대한 요구도 또한 점점 엄격하게 되었다. 특히, 반도체 웨이퍼가 웨이퍼 척에 흡착되는 경우, 웨이퍼의 휨(warpage)이 교정되는 반면, 웨이퍼의 이변에 존재하는 요철이 표면에 전사되어 상기 표면의 편평도를 악화시킨다. 더욱이, 이러한 웨이퍼 척이 그 보지면에 요철을 가지면, 이와같은 요철도 또한 상기 웨이퍼 표면에 전사되고, 디바이스-공정에서 제조 수율을 악화시킨다. 따라서, 반도체 웨이퍼의 편평도를 개선시키기 위해서는, 웨이퍼 표면의 편평도 뿐 아니라 이들의 이면과 웨이퍼 척 표면의 편평도도 개선되어야만 한다.
반도체 웨이퍼를 제조하기 위한 종래의 방법으로는 통상적으로 공정의 흐름도로서 도 4에 나타낸 바와 같이, 결정 제조 장치에서 성장한 단결정봉을 와이어 소(wire saw), 내부 직경 절단기(inner diameter slicer) 등과 같은 것으로 절단함으로써 박판형의 웨이퍼를 얻는 절단 공정(A); 상기 절단 공정(A)에 의해 얻어진 웨이퍼의 주변 부위를 모깎아(chamfer) 상기 웨이퍼의 균열 또는 파괴를 방지하는 모깎기 공정(chamfering)(B); 상기 모깎은 웨이퍼의 표면을 래핑(lapping)함으로써 편평하게 하는 래핑 공정(C); 모깎은 후 래핑된 웨이퍼의 기계적 손상을 제거하기 위한 에칭공정(D); 연마에 의해 에칭된 웨이퍼를 마무리하여 거울 연마된 표면을 갖게함으로써 웨이퍼의 표면 거칠기와 편평도가 개선되는 거울 연마 공정(E); 및 상기 거울 연마된 웨이퍼를 세정하여 상기 연마제 또는 이물질을 웨이퍼로부터 제거하는 세정 공정(F)를 포함한다.
상기한 바와같이 이와같은 방법으로 연마되는 웨이퍼는 보통 이들의 표면 또는 이면에 에칭공정에서 발생된 요철을 갖는다. 이러한 웨이퍼가 흡착(진공 흡착)에 의해 그 한쪽면(이면)에서 보지되고 다른 면(표면)이 연마되는 경우, 상기 연마되는 표면은 상기 이면의 요철형상을 반영하는 요철을 갖게되어, 이와같은 표면에 대해서는 연마가 행해져야 한다. 따라서, 연마가 완료되고 상기 웨이퍼가 여전히 흡착에 의해 보지되는 경우 요철형상이 없는 편평한 웨이퍼 표면을 얻을 수 있지만, 상기 웨이퍼가 보지가 제거되는 경우에는 상기 표면은 상기 이면으로부터 전사된 요철을 가질 것이다. 따라서, 웨이퍼 이면의 요철형상이 표면으로 전사되면, 상기한 바와같이 디바이스-공정에서 여러 가지 문제를 발생시킨다.
이와같은 현상은 정상적으로 이해되지만, 어떠한 종류의 웨이퍼 이면 또는 웨이퍼 척의 보지 표면의 요철형상이 실질적으로 표면에 전사되어 문제를 발생시키는가는 전혀 파악되지 않았다.
반도체 웨이퍼의 편평도에 관하여, 어떠한 명확한 정의 또는 규격도 없었지만, 다음의 3가지 종류의 성분들, 즉, 휨(warpage)이라 하는 약 20mm 이상의 파장을 갖는 주기적 요철형상, 파동(undulation)이라 하는 약 수mm ~ 20mm의 파장을 갖는 요철형상, 미세거칠기(microroughness)라 하는 약 100μm 이하의 파장을 갖는 요철형상이 종래에 중요하다고 생각되었다. 특히, 파동이라 하는 성분들은 마경(magid mirror) 원리에 의해 얻어지는 이미지로 이해되었으며, 이들은 외관적으로박에 확인할 수 없으므로 정량적으로 평가할 수 없었다.
또한, 최근 디바이스-공정에서 사용되는 사진 석판 기술은 전면 노광을 사용하는 것들로부터 부분 노광(스테퍼(stepper) 방법)을 사용하는 것으로 이행하였으며, 이에따라 파동 성분들에 대한 편평도가 보다 중요하게 되었다. 더욱이, 디바이스-공정에서 소자 분리 기술로서 STI(Shallow Trench Isolation)가 광범위하게 사용된 현재 상황을 고려하면, STI를 형성하는데 CMP(화학적 기계적 연마;Chemical Mechanical Polishing)에 의한 평탄화가 중요하며, 이에따라 균일하게 연마대를 제거함으로써 확실하게 소자를 분리하기 위해 상기 파동 성분들을 제거하는 것이 필요하다.
본 발명은 전술한 문제들을 해결하기 위해 이루어졌으며, 그 목적은 반도체 웨이퍼의 파동 성분들을 정량적으로 평가함으로써, 상기 파동 성분이 없는 반도체 웨이퍼를 제공하는 것이다. 이러한 파동 성분들은, 존재한다면, 웨이퍼 이면으로부터 표면으로 전사되어 상기한 바와같이 디바이스-공정에서의 사진석판술, 소자 분리 등과 같은 문제를 발생시킨다. 본 발명의 다른 목적은 이와같은 반도체 웨이퍼 제조 방법, 및 이로인한 웨이퍼 척을 제공하는 것이다.
도 1은 단일면 거울 연마된 실리콘 웨이퍼의 전형적인 표면 및 이면 형상에 대한 파워 스펙트럼 밀도 분석 결과를 나타낸다.
도 2는 실시예와 비교예의 결과는 나타낸다.
도 3은 여러가지 반도체 웨이퍼의 마경(magic mirror) 이미지를 나타낸다: (A) 웨이퍼 척에 보지되기 전 종래의 웨이퍼(산 에칭에 의해 제조된)의 웨이퍼 표면의 마경 이미지, (B) 웨이퍼 척에 보지된 후 종래의 웨이퍼(산 에칭에 의해 제조된)의 웨이퍼 표면의 마경 이미지, (C) 웨이퍼 척에 보지된 후 알칼리 에칭에 의해 제조된 웨이퍼의 웨이퍼 표면의 마경 이미지, (D) 웨이퍼 척에 보지된 후 알칼리 에칭과 이면 연마에 의해 제조된 웨이퍼의 웨이퍼 표면의 마경 이미지; 및 (E) 웨이퍼 척에 보지된 후 양쪽 표면의 산 에칭과 연마에 의헤 제조된 웨이퍼의 웨이퍼 표면의 마경 이미지.
도 4는 종래의 반도체 웨이퍼 제조 공정의 흐름도를 나타낸다.
도 5는 본 발명의 웨이퍼 척의 예시적 구조를 나타낸다.
*도면의 주요한 부호에 대한 간단한 설명*
1 ... 웨이퍼 척, 2 .... 보지면, 3 ... 웨이퍼, 4 ... 펌프
A ... 슬라이드 공정, B ... 모깎기 공정, C ... 래핑 공정
D ... 에칭 공정, E ... 경면연마 공정, F ... 세정 공정
전술한 목적을 달성하기 위해, 본 발명은 웨이퍼 이면에 최소한 10mm 파장 성분들에 대해 파워 스펙트럼 밀도로 10μm 이하의 파동 성분들을 웨이퍼 이면에 갖는 것을 특징으로 하는 반도체 웨이퍼를 제공한다.
본 발명에 의하면, 진공 흡착에 의한 웨이퍼 보지 전후에 반도체 웨이퍼의 표면 및 이면 형상을 측정하고, 상기 측정된 형상을 주파수 분석에 의해 분석하여 공간 주파수에 대해 상기 이면의 형상이 표면 형상에 미치는 영향을 정량적으로 평가한다. 전술한 반도체 웨이퍼의 특징은 이와같은 분석과 평가를 기초로 규정된다.
즉, 반도체 웨이퍼가 그 이면에 최소한 10mm 파장 성분들에 대해 파워 스펙트럼 밀도(PSD)로 10μm3이하의 파동 성분들을 갖는다면, 예를들어, 상기 웨이퍼가 흡착에 의해 웨이퍼 척에 보지되는 경우라도, 상기 웨이퍼의 이면 형상이 표면에 전사되지 않아 석판인쇄술 등에서 문제들을 일으키지 않을 것이다.
본 발명은 또한 그 웨이퍼 표면에 최소한 파장 10mm 성분들에 대해 파워 스펙트럼 밀도로 10μm 이하의 파동 성분들을 그 웨이퍼 표면에 갖는 것을 특징으로 하는 반도체 웨이퍼를 제공한다.
본 발명에 의하면 상기 이면 형상의 표면으로의 전사가 방지되므로, 예를들어 웨이퍼가 흡착에 의해 웨이퍼 척에 보지되는 경우라도, 전술한 웨이퍼에서 규정되는 바와 같이 상기 웨이퍼 표면은 10μm3이하의 파워 스펙트럼 밀도를 가질 수 있다.
본 발명은 또한 그 웨이퍼 표면과 이면에 최소한 파장 10mm 성분들에 대해 파워 스펙트럼 밀도로 10μm3이하의 파동 성분들을 갖는 것을 특징으로 하는 반도체 웨이퍼를 제공한다.
본 발명에 의하면, 이면의 파동 성분이 없으며, 따라서 상기 이면으로부터 전사된 표면의 파동 성분들이 없는, 상기한 바와같은 편평도가 우수한 웨이퍼가 제공될 수 있다.
본 발명은 나아가 웨이퍼 이면 및/또는 표면의 파장 3 ~ 20mm인 파동 성분들에 대해 파워 스펙트럼 밀도의 변화량이 2.0 이하인 것을 특징으로 하는 반도체 웨이퍼를 제공한다.
본 명세서에서 사용된 용어 "파장 3 ~ 20mm의 파동 성분에 대한 파워 스펙트럼 변화량"이란 하기식
〔log(파장 20mm의 PSD) - log(파장 3mm의 PAD)〕
에 따라 계산된 값을 의미한다. 이 값이 2.0 이하일 경우, 상기 이면 형상은 상기 표면으로 전사되지 않아 사진 석판 등과 같은 공정중에 문제를 발생시키지 않는다.
전술한 본 발명의 반도체 웨이퍼중 어느것도 상기 특징, 즉 웨이퍼 이면 및/또는 웨이퍼 표면의 파장 3 ~ 20mm의 파동 성분들에 대한 파워 스펙트럼 밀도의 변화량이 2.0 이하인 것이 바람직하다.
반도체 웨이퍼가 파워 스펙트럼 밀도로 10μm3이하의 파장 10mm의 파동 성분들을 가지며, 파장 3 ~ 20mm의 파동 성분들에 대해 파워 스펙트럼 밀도의 변화량이 2.0 이하일 경우, 상기 반도체 웨이퍼에서 상기 이면 형상의 표면으로의 전사는 확실하게 방지된다.
전술한 본 발명의 반도체 웨이퍼는 20 μm 이하의 휨을 나타내는 것이 바람직하다.
상기 웨이퍼가 흡착에 의해 보지될 때 상기 휨 성분이 교정되지만, 상기 웨이퍼가 동일한 흡착력으로 보지될 경우 보다 작은 휨이 상기 파동 성분이 전사되는 것을 방지할 가능성이 크기 때문에 휨이 보다 작은 것이 바람직하다. 본 명세서에서 사용된 용어 "20μm 이하의 휨"이라는 것은 전체 웨이퍼에 대한 휨의 정도가 20 μm 이하라는 것을 의미한다.
전술한 본 발명의 반도체 웨이퍼는 최소한 이들의 표면으로서 거울 연마된 표면을 갖는다.
본 발명에 의하면, 특히 상기 웨이퍼 표면이 거울 연마된 표면으로 연마될 경우에 불이익이 되는, 상기 이면의 파동 성분의 표면으로의 전사의 문제가 제거된다.
본 발명의 반도체 웨이퍼는 바람직하게는 실리콘 반도체 웨이퍼이다.
이는 사진석판 공정에서 문제를 발생시키는, 상기 이면 파동성분의 표면으로의 전사는 보다 고집적도를 점점 더 사용하는 실리콘 반도체 디바이스에 대해 특히 불이익이 되기 때문이다.
본 발명은 나아가 흡착에 의해 웨이퍼를 보지하기 위한 보지면이 구비된
웨이퍼 척을 제공하며, 상기 보지면은 최소한 파장 10mm의 성분에 대해 파워 스펙트럼 밀도로 10μm3이하의 파동 성분들을 갖는 것을 특징으로 한다.
웨이퍼가 그 웨이퍼 이면에 최소한 파장 10mm 성분에 대해 파워 스펙트럼 밀도로 10μm3이하의 파동 성분들을 갖는다면, 상기 웨이퍼가 흡착에 의해 웨이퍼 척에 보지는 경우에도 상기 이면 형상이 표면으로 전사되지 않으므로 상기한 바와 같은 사진석판술 등과 같은 공정에 어떠한 문제도 발생시키지 않는다. 그러나, 상기 웨이퍼 자체가 파동 성분들을 갖지 않는다 하더라도, 만약 웨이퍼 척의 웨이퍼 보지면이 파동 성분을 갖는다면, 상기 웨이퍼가 척에서 보지될 때 이러한 파동 성분들이 결국 상기 표면으로 전사되어 유사한 문제를 발생시킨다. 따라서, 웨이퍼 척의 보지면에 대해 낮은 정도의 파동 성분도 또한 본 발명에 의해 규정된다.
본 발명은 또한 나아가 그 이면에 보지되는 반도체 웨이퍼의 표면을 연마함으로써 반도체 웨이퍼를 제조하는 방법을 제공하며, 상기 방법은 그 웨이퍼 이면에 최소한 파장 10mm 성분에 대해 파워 스펙트럼 밀도로 10μm3이하의 파동 성분을 갖는 연마될 반도체 웨이퍼를 사용함을 특징으로 한다.
반도체 웨이퍼의 한쪽 면(표면)이 연마되는 동안 상기 웨이퍼가 다른 면(이면)에서 보지되는 경우, 상기한 바와같이 그 웨이퍼 이면에 최소한 10mm 파장의 성분들에 대해 파워 스펙트럼 밀도로 10μm3이하의 파동 성분을 갖는 연마될 반도체 웨이퍼를 사용함으로써 양호한 표면 형상을 갖는 반도체 웨이퍼를 제조할 수 있는데, 이는 이러한 웨이퍼는 보지되는 그 이면에 문제의 파동 성분들이 없으므로 연마중에 파동 성분들이 그 표면으로 전사되지 않기 때문이다.
본 발명에 의하면, 반도체 웨이퍼의 파동 성분들은 정량적으로 평가할 수 있으며, 이로인해 표면 파동 성분이 없는 반도체 웨이퍼, 이러한 반도체 웨이퍼 제조 방법, 및 웨이퍼 척을 제공할 수 있다. 이와같은 파동 성분들은 디바이스-공정에서 사진석판, 소자 분리 등에 관한 문제를 발생시킬 수 있다. 본 발명의 반도체 웨이퍼에서, 특히 웨이퍼 이면의 파동 성분들은 웨이퍼의 표면으로 전사되지 않아 문제를 일으키지 않는다.
이하 실리콘 웨이퍼인 예시적 반도체 웨이퍼에 대해 본 발명의 실시예를 기술할 것이다. 그러나, 본 발명은 이에 한정되지 않는다.
전술한 바와 같이, 반도체 웨이퍼가 디바이스 공정등에서 흡착에 의해 웨이퍼 척 등에 보지되는 경우, 또는 웨이퍼 제조 공정에서 그 표면을 연마하기 위해 그 이면에 웨이퍼가 보지되는 경우, 상기 이면의 요철은 표면으로 전사되어 상기 표면의 편평도를 저하시킬 수 있거나, 또는 상기 웨이퍼 척의 보지면의 요철이 상기 웨이퍼 표면으로 전사되어 유사한 문제를 발생시킬 수 있다.
이와같은 현상은 도 3(A)와 (B)에 나타난 바와같이 마경에 의해 실리콘 웨이퍼 표면의 이미지(간단하게 이하 "마경 이미지"라 한다)를 관찰함으로써 확인할 수 있다. 도 3(A)는 흡착에 의해 보지하기 전의 웨이퍼 표면의 마경 이미지이며, 도 3(B)는 흡착에 의해 보지후 웨이퍼 표면의 마경 이미지이다. 이들은 흡착에 의한 보지 전후에 표면 형상의 변화를 분명하게 나타낸다. 그러나, 상기 이미지는 이러한 변화를 가시적으로만 나타낼 뿐이며, 상기 변화를 정량적으로 평가하지는 못한다. 따라서, 어떠한 종류의 요철 형상이 개선되어야 하는가는 밝혀지지 않았다.
따라서, 본 발명의 발명자들은 진공 흡입에 의한 보지 전후에 반도체 웨이퍼의 표면과 이면의 형상 변화를 측정함으로써 이면 형상이 표면에 미치는 영향을 정량적으로 평가하는 것을 시도하였다.
즉, 흡착에 의한 보지 전후에 서로 다르게 마무리된 이면을 갖는 거울 연마된 웨이퍼의 표면과 이면 형상은, 예를들어 광학 형상 분석기를 사용하여 측정하고, 상기 측정된 형상은 주파수 분석(파워 스펙트럼 분석)에 의해 분석하여 공간 주파수에 관해 이면 형상이 표면 형상에 미치는 영향을 정량적으로 평가하였다.
도 1은 흡착에 의한 보지 전후에 단일면 거울 연마된 실리콘 웨이퍼의 전형적인 표면과 이면 형상의 파워 스펙트럼 분석의 결과를 나타낸다. 흡착에 의한 웨이퍼 보지 전후의 파워 스펙트럼 밀도(PSD)를 비교한 것을 기초로 하여, 3개 영역, 즉, (1) 흡착에 의한 웨이퍼 보지에 의해 상기 PSD 강도가 감소되는 영역(공간 파장이 약 20mm 이상), (2) 흡착에 의한 웨이퍼 보지에 의해 PSD 강도가 증가하는 영역(공간 파장이 약 3 ~ 20mm), 및 (3) 흡착에 의한 웨이퍼 보지에 의해 상기 강도가 변하지 않는 영역(공간 파장이 약 3mm 이하)이 설정될 수 있다.
이들 영역중에서, 상기 영역(1)은 소위 휨 성분의 영역에 해당하며, 이는 흡착에 의한 보지에 의해 교정되었다고 생각된다. 상기 영역 (2)는 소위 파동 성분의 영역에 해당하며, 이면의 거칠기와 요철 형상이 표면으로 전사되었다고 생각된다. 상기 영역 (3)에서는, 상기 이면의 거칠기가 상기 표면으로 전사되지 않았다.
따라서, 정량적인 방법으로 이면 거칠기와 요철이 표면 형상에 미치는 영향은 상기 공간 파장에 따라 변할 수 있다는 것이 처음으로 본 발명에 의해 확인되었다.
즉, 이면 형상의 표면으로의 전사 문제를 발생시키는 것은 소위 파동 성분이며, 이들은 파장이 약 3 - 20mm인 요철에 해당한다는 것이 이해된다.
주파수 분석을 위해, 반도체 웨이퍼의 표면 또는 이면 형상을 먼저 측정한다. 이 형상 측정은 종래의 기술에 의해 수행될 수 있으며, 이것이 표면 또는 이면 형상을 측정할 수 있는 한 어떠한 기술도 사용될 수 있다. 예를들어, 촉침법(contact probe method)에 의해 측정을 수행할 수 있다. 그러나, 본 발명의 발명자들은 비-접촉 방법으로 검출기로부터 웨이퍼 표면까지의 거리를 측정하는, 광학 표면 형상 분석기, AutoSort 200(상품명 Tropel)을 사용함으로써 웨이퍼 표면내에 약 2000 지점에 대해 측정을 수행하였다.
상기 주파수 분석은 상기한 바와 같이 얻어진 데이터에 관해 컴퓨터로 수행한다. 상기 데이터는 먼저 여과 공정을 수행한 다음, Fourier 변환하여 진폭을 얻고, 최종적으로 파워 스펙트럼 밀도를 계산한다.
상기 여과 공정은 상기 Fourier 변환에 필요한 기초적인 주기 성분들을 추출하기 위해 수행되며, 중심선 포착과 윈도우(window) 함수에 의한 데이터 블록의 변환을 포함한다.
Fourier 변환은 어떠한 종류의 주기 함수도 삼각 함수의 합에 의해 나타낼 수 있도록 한다. 즉, 상기 형상은 sin과 cos로 분해되며, sin과 cos의 주파수(본 발명의 경우에는 공간 주파수) 및 강도(진폭)이 하기식(1)에 의해 계산된다.
F(k) = ∑ Xi exp(-j2π ki/N)
(i = 1, ...N, k = 0, 1, ...N-1)
상기 식에서, F(k)는 파수 k에서의 진폭이며, Xi는 측정된 데이터를 나타내며, I는 데이터 수이다. j는 허수를 나타내며, 상기 Fourier 변환에 의해 얻어진 실수항과 허수항은 각각 sin 성분과 cos 성분을 나타낸다.
최종적으로, 파워 스펙트럼 밀도가 계산된다. 상기 Fourier 변환에 의해 얻어진 공간 주파수와 거칠기 강도(진폭)는 샘플링 길이에 의존한다. 따라서, 측정 영역이 다른 경우, 특정한 공간 주파수에서 거칠기 강도(파라미터)를 정량적으로 비교하기 위해 단위 길이당 진동 에너지를 구해야만 한다. 이 단위 길이당 에너지를 전력이라 하며, 상기 파워 스펙트럼은 공간 주파수와 전력의 관계를 도시한 것이다. 파워 스퍽트럼을 얻기 위한 방법으로서, 직접 Fourier 변환 함수의 제곱 연산, 자기-상관 함수의 Fourier 변환, AR 법 등이 알려져 있다. 이들 방법중에서, 직접 Fourier 변환 함수의 제곱 연산을 사용하는 방법이 본 발명에서 사용된다. 특히, 각 공간 주파수 k에서의 전력 P(k)는 상기 식(1)에 의해 얻어진 거칠기 데이터의 Fourier 변환된 F(k)를 사용함으로써 하기 식(2)에 의해 얻어진다.
P(k) = 2πdF(k)2/N
상기 식에서, d는 샘플링 길이이다.
도 3(B)에서 언급한 것과 같은 마경 이미지에서 파동을 나타내는 웨이퍼의 표면과 이면 형상은 상기한 주파수 분석에 의해 분석하였다. 결과로서, 상기 웨이퍼는 예를들어 파장 10mm의 파워 스펙트럼 밀도로 약 20μm3정도의 파동 성분을 나타내었다. 이 관점에서, 이 양이 반감되거나 더 이상 감소되면, 상기 웨이퍼는 상기 파동 성분에 대해 훨씬 개선된 것으로 나타났다. 물론, 상기 파동 성분은 파장 10mm에서 뿐 아니라, 상기한 바와같이 약 3 ~ 20mm의 파장 범위에서도 문제를 발생시킨다. 그러나, 전체 범위에 걸쳐 그 양을 규정하는 것은 어려우므로, 대표적인 파장, 즉 10mm에서 규정하였다. 10mm 파장에서의 값은 전체 파동 성분들의 경향을 잘 반영한다.
나아가, 종래의 웨이퍼의 파장 3 ~ 20mm의 파동 성분에 대한 파워 스펙트럼 밀도 변화량은 2.6 ~ 3.0 정도에 이른다. 이 파라미터는 전체로서의 파동 성분의 규정에 대한 다른 표현이며, 하기식 〔log(파장 20mm에서의 PSD - log(파장 3mm에서의 PSD)〕에 의해 주어진다. 이 변화량에 대해, 상기 변화값이 2.0 이하일 경우, 웨이퍼는 상기 파동 성분이 훨씬 개선되는 것으로 나타났다.
본 발명은 이와같은 발견과 분석을 기초로 하여 이루어졌다.
즉, 웨이퍼가 그 이면에 최소한 파장 10mm인 성분에 대해 파워 스펙트럼 밀도로 10μm3이하인 파동 성분을 가지면, 상기 웨이퍼가 흡착에 의해 웨이퍼 척에 보지되는 경우, 또는 상기 웨이퍼가 그 표면의 연마를 위해 그 이면에서 보지되는 경우 상기 이면은 표면으로 전사되지 않아 문제의 파동 성분을 발생시키지 않는다.
나아가, 본 발명에 의하면 상기 이면 형상의 표면으로의 전사가 방지될 수 있으므로, 예를들어 상기 웨이퍼가 진공 흡착 등에 의해 웨이퍼 척에 보지되는 경우에라도, 상기 웨이퍼 표면의 파워 스펙트럼 밀도는 10μm3이하로 유지될 수 있다. 따라서, 이와같은 웨이퍼는 디바이스-공정에서 사진석판 등과 같은 공정중에 어떠한 문제도 발생시키지 않는다.
특히, 상기 웨이퍼 표면의 파워 스펙트럼 밀도는 본 발명에 의하면 2μm3이하까지 감소될 수 있으며, 따라서 상기 파동 성분의 영향은 사진석판과 같은 공정중에 실질적으로 제거될 수 있다.
상기 전력 스펙트럼 밀도의 변화량에 대하여, 웨이퍼가 웨이퍼 표면 및/또는 이면의 파장 3 ~ 20mm의 파동 성분에 대해 파워 스펙트럼 밀도의 변화량이 2.0 이하이면, 상기 이면 형상이 표면으로 전사되지 않아 사진석판과 같은 공정에서 문제를 발생시키지 않는다.
나아가, 웨이퍼가 파장 10mm의 10μm3이하의 파동 성분 뿐 아니라,파장 3 ~ 20mm인 파동 성분들에 대해 상기 파워 스펙트럼 밀도의 변화량이 2.0 이하이면, 상기 이면 형상의 웨이퍼 표면으로의 전사는 확실하게 방지될 수 있다.
본 발명의 웨이퍼는 상기 파동 성분에 대해 개선된 특징을 갖는 웨이퍼이지만, 나아가 20μm 이하의 웨이퍼 휨을 나타내는 것이 바람직하다.
상기 휨 성분은 그것이 흡착에 의해 보지되는 경우 교정되지만, 휨이 보다 작으면 상기 파동 성분의 전사가 방지될 가능성이 보다 크기 때문에, 상기 웨이퍼가 동일한 흡착력에 의해 보지되는 경우, 상기 웨이퍼 표면은 웨이퍼 척의 보지면에 의해 영향을 받을 가능성이 적어지기 때문에 전술한 휨의 범위를 규정하였다.
반도체 웨이퍼 자체가 전술한 바와같은 파동 성분이 없다하더라도, 웨이퍼 척의 보지면이 상기 파동 성분을 갖는다면, 상기 보지면의 요철 형상이 웨이퍼 표면으로 전사되어, 웨이퍼가 파동 성분을 갖는 경우 관찰되는 것들과 유사한 문제를 발생시킨다.
따라서, 상기 웨이퍼 척의 보지면도 또한 파장 10mm에서 파워 스펙트럼 밀도로 10μm3이하의 파동 성분을 갖는 것이 바람직하다.
이제, 이하 본 발명에 의하여 파동 성분에 있어 개선된 특징을 갖는 웨이퍼 제조 방법이 설명될 것이다. 상기한 바와같이, 종래에는 도 4에 나타난 방법을 통해 단일면 거울 연마된 실리콘 웨이퍼가 제조되었다. 상기한 바와같이 이러한 종래의 방법에 의해 제조된 실리콘 웨이퍼에서 관찰되는 파동 성분의 원인을 조사한 결과 상기 문제는 후술하는 바와 같이 에칭 공정 D로부터 발생된다는 것이 밝혀졌다. 즉, 에칭 공정 D에 대하여, 상기 에칭은 보통 불산과 질산의 혼합산으로 수행되며, 이러한 종류의 산 에칭의 반응 속도는 확산 속도(확산 조절 반응)에 의해 결정된다. 따라서, 상기 에칭중 발생된 NO 가스가 웨이퍼 표면에 부착될 경우, 상기 에칭 속도는 상기 에칭 용액의 확산 속도의 변화에 의해 변할 수 있으며, 따라서 파동성분이 웨이퍼의 표면과 이면에 형성된다고 생각된다.
이와같은 파동 성분을 갖는 웨이퍼의 표면에 대해 연마 공정 E가 수행되는 동안 그 이면에서 웨이퍼를 보지하는 경우 상기 이면의 파동 성분들은 표면으로 전사되며, 그 결과물인 반도체 웨이퍼는 결국 파동 성분을 갖게 된다.
따라서, 본 발명에 의한 웨이퍼와 같이 파동 성분이 적은 웨이퍼를 제조하기 위해, 상기 에칭 공정 D에서 파동성분의 발생이 방지되어야 한다. 이 목적을 위해, 예를들어, KOH, NaOH 등과 같은 것으로 알칼리 에칭이 사용될 수 있다. 상기 알칼리 에칭의 속도는 반응 속도(반응 조절된 에칭)에 의해 측정되므로, 고도로 균일한 에칭 속도를 나타내며, 이에따라 요철형상이 상기 웨이퍼 표면과 이면에 형성될 가능성이 보다 적다고 생각된다.
대안으로, 가능한한 상기 산 에칭에 있어서의 원료 제거를 감소시키기 위해 전술한 산 에칭은 알칼리 에칭과 혼합될 수 있다.
나아가, 상기 산 에칭 또는 알칼리 에칭에 의한 에칭 공정 D 후에, 보지되는 면(이면)은 예를들어 약 1μm의 두께만큼 연마되어 상기 표면의 보지와 연마전에 요철 성분을 제거할 수 있다. 대안으로, 웨이퍼를 보지하지 않고 상부 및 하부 회전대 사이에서 웨이퍼가 보지되어 상기 표면과 이면을 동시에 연마할 수 있다.
본 발명의 반도체 웨이퍼는 상기한 바와같이 얻을 수 있으며, 상기 제조 방법은 이들 방법에 한정되지 않는다. 즉, 상기 웨이퍼 이면의 파워 스펙트럼 밀도로 10μm3이하의 파장 10mm의 파동 성분을 갖는 연마될 반도체 웨이퍼를 사용하는 한, 그 이면에서 보지되는 반도체 웨이퍼의 표면을 연마함으로써 반도체 웨이퍼를 제조하기 위한 어떠한 방법도 가능하다. 이와같은 방법에서, 상기 보지되는 이면은 요철형상을 갖지 않으므로 상기 요철형상은 표면으로 전사되지 않으며, 따라서 양호한 표면 형상을 갖는 반도체 웨이퍼가 제조될 수 있다.
이러한 경우, 상기 웨이퍼상의 요철 형상은 에칭 공정중에 발생될 가능성이 있으므로, 상기 에칭후에 웨이퍼의 이면 형상은 주파수 분석에 의해 측정되고 분석될 수 있으며 본 발명에 의한 웨이퍼를 확실하게 얻기 위해서는 본 발명에 의해 규정된 범위내의 파동 성분을 갖는 웨이퍼만이 상기 연마 단계에서 사용될 수 있다.
실시예
이하, 하기 실시예와 비교예를 참조로 하여 본 발명을 보다 구체적으로 설명할 것이나, 본 발명은 이에 한정되지는 않는다.
(실시예 및 비교예)
다양한 이면 조건을 갖는 웨이퍼를 제조하고, 전술한 Auto Sort 200을 사용하여 이들의 이면 형상을 측정하였다. 다음으로, 상기한 방법으로 주파수 분석을 수행하여 파워 스펙트럼 밀도를 얻었다.
그 형상이 측정된 웨이퍼를 하기 조건하에 각각 제조하였다.
① 산 에칭에 의해 제조된 웨이퍼(종래의 웨이퍼)
에칭 공정에서, 불산과 질산의 혼합 산으로써 웨이퍼의 양쪽면으로부터 총 30μm 두께가 에칭되었다. 다음으로, 상기 웨이퍼는 그 이면에서 보지되고, 그 표면은 연마에 의해 약 8μm 두께 만큼 제거하였다.
② 알칼리 에칭에 의해 제조된 웨이퍼
에칭 공정에서, NaOH로 웨이퍼 양쪽면으로부터 총 30μm 두께를 에칭하였다. 다음으로, 상기 웨이퍼를 그 이면에 보지하고, 그 표면은 연마에 의해 약 8μm 두께 만큼 제거하였다.
③ 알칼리 에칭과 산 에칭에 의해 제조된 웨이퍼
에칭 공정에서, 먼저 NaOH로 웨이퍼의 양쪽면으로부터 총 20μm 두께를 에칭한 다음 불산과 질산의 혼합산으로써 상기 웨이퍼의 양쪽면으로부터 총 100μm 두께를 에칭하였다. 다음으로, 상기 웨이퍼를 그 이면에 보지하고, 그 표면은 연마에 의해 약 8μm 두께만큼 제거하였다.
④ 이면의 알칼리 에칭과 연마에 의해 제조된 웨이퍼
에칭 공정에서, NaOH로써 웨이퍼의 양쪽면으로부터 총 30μm 두께가 에칭되었다. 다음으로, 상기 이면을 약 1μm두께만큼 연마한 다음, 상기 웨이퍼를 그 이면에서 보지하고, 그 표면은 연마에 의해 약 8μm 두께만큼 제거하였다.
⑤ 산 에칭과 양면 연마에 의해 제조된 웨이퍼
에칭 공정에서, 불산과 질산의 혼합산으로써 웨이퍼의 양쪽면으로부터 총 30μm 두께를 에칭하였다. 다음으로, 상기 웨이퍼의 양쪽면을 연마에 의해 약 10μm 두께만큼 제거하였다.
얻어진 결과를 도 2에 나타내었다.
이 도면에 나타난 결과로부터, 산 에칭에 의해 제조된 종래의 웨이퍼 ①은 파장 10mm의 파워 스펙트럼 밀도로 약 20μm3인 파동 성분을 가진 반면에, 이면 파동성분을 감소시키는 공정을 수행한 웨이퍼 ② ~ ⑤는 파워 스펙트럼 밀도 10μm3이하를 나타내었다.
다음으로, 상기 도면으로부터의 각 웨이퍼에 대해 파장 3 ~ 20mm의 파동 성분에 대한 파워 스펙트럼 밀도의 변화량 〔log(파장 20mm의 PSD) - 파장 3mm의 PSD〕을 얻었다. 상기 결과는 다음과 같다.
① 1.60 - (-1.15) = 2.75
② -0.13 -(-1.15) = 1.02
③ 0.85 - (-1.15) = 2.00
④ -0.15 - (-1.15) = 1.00
⑤ -0.15 - (-1.15) = 1.00
따라서, 파장 3 ~ 20mm의 파동 성분의 파워 스펙트럼 밀도의 변화량은 종래의 웨이퍼에 비해 본 발명의 웨이퍼에서 뚜렷하게 감소되었으며, 이는 본 발명의 웨이퍼 모두에 대해 2.0이하였다.
다음으로, 각각의 웨이퍼 ①,②,④ 및 ⑤는 그 보지면이 파장 10mm에서 파워 스펙트럼 밀도로 0.2μm3인 파동 성분을 갖는 웨이퍼 척상의 그 보지면에서 진공 흡착에 의해 보지하였으며, 그 상태에서 각 웨이퍼 표면의 마경 이미지를 검사하였다. 도 3(B) ~ (E)는 상기 검사 결과를 나타낸다.
이들 이미지로부터, 종래의 웨이퍼 ①의 전체 표면에 걸쳐 파동 성분들이 관찰된 반면(도 3(B) 참조), 다른 웨이퍼들의 표면에서는 파동 성분들이 크게 개선되었다(도 3(C) ~ (E) 참조)는 것을 알 수 있다.
본 발명은 상기한 실시예에 한정되지는 않는다. 상기한 실시예는 단지 예일 뿐이며, 청구항에 기술된 것과 실질적으로 동일한 구조를 가지며 유사한 기능과 잇점을 제공하는 것들은 본 발명의 범위에 포함된다.
예를들어, 본 발명에 의한 반도체 웨이퍼의 직경은 특별하게 한정되지 않는다. 본 발명은 직경 150mm 이하인 웨이퍼 뿐 아니라, 직경 200mm 이상, 또는 300mm 이상인 최근 사용되는 큰 직경의 반도체 웨이퍼에도 유사하게 적용할 수 있다.
본 발명은 파동 성분을 최소한 파장 10mm 의 성분에 대해 파워 스펙트럼 밀도로 10μm3의 파동 성분으로서의 규정하지만, 상기 개선은 파장 10mm의 파동 성분에 한정되지 않으며, 본 발명의 웨이퍼는 3 ~ 20mm의 파장 범위내의 파동 성분이 개선되는 웨이퍼를 포함한다.
나아가, 전술한 실시예는 반도체 웨이퍼로서 실리콘 웨이퍼를 예시함으로써 설명하였으나, 본 발명은 이들에 한정되지 않으며 GaAs, GaP, InP 등의 화합물 반도체 웨이퍼 및 사진석판 공정 등 중에 상기 파동 성분들에 의한 문제로부터 손상될 수 있는 다른 반도체 웨이퍼에 유사하게 적용될 수 있다.
본 발명의 웨이퍼 척은 보지면의 파동 성분의 감소를 특징으로 하기 때문에, 상기 웨이퍼 척의 메커니즘, 형태 등과 같은 것들은 특별히 제한되지 않는다. 즉, 상기 웨이퍼 척은 진공 흡입, 정전기 흡착 및 기타 메커니즘에 의한 흡착을 기초로 할 수 있다.
예를들어, 본 발명에 의한 예시의 웨이퍼 척은 도 5에 나타나있다. 상기 웨이퍼 척은 진공 흡입에 의해 보지면 2에 반도체 웨이퍼 3을 보지하기 위한 것이며, 상기 보지면 2에는 복수의 동공이 있다. 상기 웨이퍼는 펌프 4에 의해 상기 동공을 통해 흡입에 의해 보지된다. 상기 보지면 2는, 그 편평도의 규정대로, 본 발명에 의해 파장 10mm의 파워 스펙트럼 밀도로 10μm3이하의 파동 성분을 갖는다.
상기한 바와 같이, 본 발명에 의하면 표면 파동 성분이 적은 반도체 웨이퍼를 제공할 수 있다.

Claims (14)

  1. 웨이퍼 이면 및/또는 웨이퍼 표면의 최소한 파장 10mm 성분이 파워 스펙트럼 밀도로 10μm3이하인 파동 성분을 갖는 반도체 웨이퍼.
  2. 웨이퍼 이면 및/또는 표면의 파장 3 ~ 20mm의 파동 성분에 대해 파워 스펙트럼 밀도의 변화량이 2.0 이하를 나타내는 반도체 웨이퍼.
  3. 제1항에 있어서, 상기 웨이퍼 이면 및/또는 표면의 파장 3 ~ 20mm의 파동 성분에 대해 파워 스펙트럼 밀도의 변화량이 2.0 이하를 나타냄을 특징으로 하는 반도체 웨이퍼.
  4. 제1항에 있어서, 웨이퍼 휨(wafer warpage)이 20μm 이하를 나타냄을 특징으로 하는 반도체 웨이퍼.
  5. 제2항에 있어서, 웨이퍼 휨이 20μm 이하를 나타냄을 특징으로 하는 반도체 웨이퍼.
  6. 제3항에 있어서, 웨이퍼 휨이 20μm 이하를 나타냄을 특징으로 하는 반도체 웨이퍼.
  7. 제1항에 있어서, 최소한 상기 웨이퍼 표면에 대해 거울 연마된 표면을 가짐을 특징으로 하는 반도체 웨이퍼.
  8. 제2항에 있어서, 최소한 상기 웨이퍼 표면에 대해 거울 연마된 표면을 가짐을 특징으로 하는 반도체 웨이퍼.
  9. 제3항에 있어서, 최소한 상기 웨이퍼 표면에 대해 거울 연마된 표면을 가짐을 특징으로 하는 반도체 웨이퍼.
  10. 제1항에 있어서, 실리콘 반도체 웨이퍼임을 특징으로 하는 반도체 웨이퍼.
  11. 제2항에 있어서, 실리콘 반도체 웨이퍼임을 특징으로 하는 반도체 웨이퍼.
  12. 제3항에 있어서, 실리콘 반도체 웨이퍼임을 특징으로 하는 반도체 웨이퍼.
  13. 흡착에 의해 웨이퍼를 보지하기 위한 보지면이 구비되어 있으며, 상기 보지면은 최소한 파장 10mm 성분에 대해 파워 스펙트럼 밀도로 10μm3이하의 파동 성분을 갖는 웨이퍼 척.
  14. 웨이퍼 이면에 최소한 파장 10mm 성분에 대해 파워 스펙트럼 밀도로 10μm3이하의 파동 성분을 갖는 연마될 반도체 웨이퍼를 사용하는, 그 이면에 보지되어 있는 반도체 웨이퍼 표면의 연마에 의한 반도체 웨이퍼 제조 방법.
KR1019990027392A 1998-07-08 1999-07-08 반도체웨이퍼,그제조방법및웨이퍼척 KR20000011562A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP20863398A JP3358549B2 (ja) 1998-07-08 1998-07-08 半導体ウエーハの製造方法ならびにウエーハチャック
JP10-208633 1998-07-08

Publications (1)

Publication Number Publication Date
KR20000011562A true KR20000011562A (ko) 2000-02-25

Family

ID=16559473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990027392A KR20000011562A (ko) 1998-07-08 1999-07-08 반도체웨이퍼,그제조방법및웨이퍼척

Country Status (5)

Country Link
US (1) US6743698B2 (ko)
EP (1) EP0971399A1 (ko)
JP (1) JP3358549B2 (ko)
KR (1) KR20000011562A (ko)
TW (1) TW445508B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613591B1 (en) 2002-03-07 2003-09-02 Memc Electronic Materials, Inc. Method of estimating post-polishing waviness characteristics of a semiconductor wafer
JP4192482B2 (ja) * 2002-03-22 2008-12-10 株式会社Sumco シリコンウェーハの製造方法
JP2005039155A (ja) * 2003-07-18 2005-02-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及びそれに用いる半導体基板の製造方法
JP4273943B2 (ja) * 2003-12-01 2009-06-03 株式会社Sumco シリコンウェーハの製造方法
JP2008166805A (ja) * 2006-12-29 2008-07-17 Siltron Inc 高平坦度シリコンウェハーの製造方法
JP5826000B2 (ja) * 2011-11-30 2015-12-02 昭和電工株式会社 磁気記録媒体用基板、磁気記録媒体、磁気記録媒体用基板の製造方法及び表面検査方法
FR3092435B1 (fr) * 2019-02-04 2021-02-12 Aloxtec Four d’oxydation latérale de VCSEL avec correction de la courbure d’arc du substrat

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8800953A (nl) * 1988-04-13 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderlichaam.
US5160560A (en) * 1988-06-02 1992-11-03 Hughes Aircraft Company Method of producing optically flat surfaces on processed silicon wafers
US5306942A (en) * 1989-10-11 1994-04-26 Nippondenso Co., Ltd. Semiconductor device having a shield which is maintained at a reference potential
JPH06114664A (ja) * 1992-10-09 1994-04-26 Nippondenso Co Ltd 真空吸着テーブル
JP2853506B2 (ja) 1993-03-24 1999-02-03 信越半導体株式会社 ウエーハの製造方法
TW308561B (ko) * 1995-08-24 1997-06-21 Mutsubishi Gum Kk
JP3317330B2 (ja) * 1995-12-27 2002-08-26 信越半導体株式会社 半導体鏡面ウェーハの製造方法
JP4066202B2 (ja) * 1996-10-04 2008-03-26 Sumco Techxiv株式会社 半導体ウェハの製造方法
JP3620683B2 (ja) * 1996-12-27 2005-02-16 信越半導体株式会社 半導体ウエーハの製造方法
US6146913A (en) * 1998-08-31 2000-11-14 Lucent Technologies Inc. Method for making enhanced performance field effect devices
US6204922B1 (en) * 1998-12-11 2001-03-20 Filmetrics, Inc. Rapid and accurate thin film measurement of individual layers in a multi-layered or patterned sample

Also Published As

Publication number Publication date
TW445508B (en) 2001-07-11
US6743698B2 (en) 2004-06-01
US20020081417A1 (en) 2002-06-27
JP3358549B2 (ja) 2002-12-24
EP0971399A1 (en) 2000-01-12
JP2000030994A (ja) 2000-01-28

Similar Documents

Publication Publication Date Title
US6963630B2 (en) Method for evaluating an SOI substrate, evaluation processor, and method for manufacturing a semiconductor device
JP4464033B2 (ja) 半導体ウエーハの形状評価方法及び形状評価装置
US20070177127A1 (en) Wafer flatness evaluation method, wafer flatness evaluation apparatus carrying out the evaluation method, wafer manufacturing method using the evaluation method, wafer quality assurance method using the evaluation method, semiconductor device manufacturing method using the evaluation method and semiconductor device manufacturing method using a wafer evaluated by the evaluation method
KR100701342B1 (ko) 접합 웨이퍼의 제조방법 및 접합 웨이퍼
JP4420023B2 (ja) 半導体ウェーハの測定方法、その製造工程の管理方法、及び半導体ウェーハの製造方法
KR19990036843A (ko) 다이아몬드 기판 및 다이아몬드 기판의 평가 방법 및다이아몬드 표면 탄성파 필터
JP4385978B2 (ja) 半導体ウエーハの評価方法及び製造方法
JP2014017381A (ja) 半導体ウェーハの評価方法及び製造方法
US6895360B2 (en) Method to measure oxide thickness by FTIR to improve an in-line CMP endpoint determination
KR20000011562A (ko) 반도체웨이퍼,그제조방법및웨이퍼척
JP2000031224A (ja) 半導体ウエーハの評価方法
EP1900858B1 (en) Epitaxial wafer and method of producing same
US11348844B2 (en) Semiconductor wafer including silicon carbide wafer and method for manufacturing silicon carbide semiconductor device
EP1868235A1 (en) Method and apparatus for evaluating semiconductor wafer and semiconductor wafer manufacturing method
Beitia et al. Optical profilometry and AFM measurements comparison on low amplitude deterministic surfaces
US7147977B2 (en) Method for fabricating semiconductor device and method for fabricating semiconductor substrate used in the semiconductor device
US7810383B2 (en) Method for evaluating semiconductor wafer, apparatus for evaluating semiconductor wafer, and method for manufacturing semiconductor wafer
US20230125000A1 (en) Method for measuring dic defect shape on silicon wafer and polishing method
JP3491589B2 (ja) 高平坦度半導体ウェーハの製造方法及び高平坦度半導体ウェーハ
JP4615182B2 (ja) 半導体ウェーハの製造方法
JP2006278513A (ja) 半導体ウエーハの評価方法及び製造方法
Trujillo-Sevilla et al. Roughness and nanotopography measurement of a Silicon Wafer using Wave Front Phase Imaging: High speed single image snapshot of entire wafer producing sub nm topography data
US20230339069A1 (en) System and method for processing silicon wafers
JP2001210626A (ja) 半導体ウェーハの製造方法及び半導体ウェーハ
KR100774558B1 (ko) 나노토포그래피 측정방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application