KR20000007872A - 에스오아이 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 몸체부유효과를 방지하는 동시에 기판 깊이 소자분리를 이루어 소자분리특성 또한 개선시킨 SOI 소자 및 그 제조방법을 제공하고자 하는 것으로, 이를 위한 본 발명의 SOI 소자는, 필드영역부분에서 그 표면에 트렌치를 가지는 반도체기판; 상기 반도체기판의 단차를 따라 일정두께로 상기 반도체기판 내부에 매립된 매몰절연층; 상기 트렌치에 채워진 소자분리절연막; 및 활성영역부분에서 상기 매몰절연층 상부의 상기 반도체기판에 형성된 트랜지스터를 포함하여 이루어지며, 바람직하게 상기 트랜지스터의 몸체에 전원을 인가하기 위한 바디콘택확산영역을 더 포함하는 것을 특징으로 한다.
Description
본 발명은 SOI(Silicon On Insulator)기판을 사용한 반도체소자(이하 "SOI 소자"라 칭함) 및 그 제조방법에 관한 것으로, 특히 바디콘택 SOI 소자 및 그 제조방법에 관한 것이다.
현재 반도체소자는 고집적화, 고속화, 저전력화의 추세가 계속되고 있고 이에 따른 많은 문제들을 해결하기 위한 노력들이 지속적으로 이루어지고 있는 바, 그중 SOI 기판을 사용하여 트랜지스터를 제작하는 기술이 많은 각광을 받고 있다. SOI 기판을 사용하여 제작한 트랜지스터는 일반 실리콘기판을 사용한 트랜지스터에 비해 접합커패시턴스(Junction capacitance)가 작아 전체 회로 속도를 증가시키고 저전압 동작이 가능하여 전력 소모를 줄일 수 있으며, 매몰산화층과 필드산화막에 의해 완전격리되는 구조는 래치업(Latch-up)과 활성영역(Active region)간 펀치 쓰루(Punchtrhrough)등에 완전히 무관하게 된다. 또한 웰 공정을 생략할 수 있기 때문에 전체 공정 스텝을 감소 시킬 수 있다. 그러나, 트랜지스터의 활성영역인 몸체(Body)가 부유(Floating)됨에 의해 기생 바이폴라 효과(Parastic BJT Effect), 킨크 효과(Kink effect)등이 나타난 소자의 특성면에서 여러 가지 문제점이 나타나게 된다.
따라서, 몸체부유효과를 개선하기 위하여 바디콘택(Body contact) SOI 소자 구조가 제안되었다. 도1은 종래기술에 따른 바디콘택 SOI 소자의 구조를 나타내는 단면도로서, 도1을 참조하면, 지지 기판 역할을 하는 제1실리콘층(11), 매몰산화층(12), 및 활성영역(몸체, Body)을 제공하는 제2실리콘층(13)으로 이루어진 SOI 기판 상에 트랜지스터가 형성된다. 먼저 트랜지스터간의 분리를 위해 소자분리절연막(14)이 제2실리콘층(13)상에 형성되는바, 여기서 소자분리절연막(14)는 활성역역이 플로팅되므로써 발생되는 몸체부유효과(floating body effect)를 방지하기 위해 매몰산화층(12)과 떨어져 있고, 몸체의 웰에 전압을 인가해주기 위해 바디콘택확산영역(15)이 형성된다. 이어서, 제2실리콘층(13)상에 게이트산화막(17)을 개재하여 형성된 게이트전극(18)과, 제2실리콘층(13) 표면 하부에 형성된 소스/드레인(16)으로 구성되는 트랜지스터가 형성된다. 소스/드레인(16)은 LDD(lightly doped drain) 구조의 소스/드레인으로 형성되며, 이를 위해 게이트전극(18) 측벽에는 산화막스페이서(19)가 형성되어 있다.
이와 같이, 도2의 몸체콘택 SOI 소자는 몸체(Body)가 부유(Flotign)되지 않는 구조를 가지으로써 소자특성을 향상시키면서 SOI 소자의 장점을 유지할 수 있다.
그러나, 바디콘택(Body Contact) SOI 소자구조는 기생접합용량을 감소시키기 위해 제2실리콘층(13)의 두께를 일정두께 이상으로 증가시킬 수 가 없으며 그러한 문제점으로 인해 소자분리절연막을 깊게 형성할 수 없는 문제점이 있다. 예컨대 트렌치 소자분리를 구현하려할 때 트렌치의 깊이를 일정깊이 이상으로는 증가 시킬 수 없는 단점이 있다. 그러므로 소자분리 특성이 일반 실리콘기판에 제작하는 경우에 비해 매우 취약해 지는 문제가 발생한다.
상기 문제점을 해결하기 위하여 안출된 본 발명의 목적은, 몸체부유효과를 방지하는 동시에 기판 깊이 소자분리를 이루어 소자분리특성 또한 개선시킨 SOI 소자 및 그 제조방법을 제공하는데 있다.
도1은 종래기술에 따른 바디콘택 SOI 소자의 구조를 나타내는 단면도.
도2는 본 발명의 일실시예에 따른 바디콘택 SOI 소자의 구조를 나타내는 단면도.
도3a 내지 도3c는 본 발명의 일 실시예에 따른 바디콘택 SOI 소자의 제조 공정을 나타내는 공정 단면도.
도4a 내지 도4d는 본 발명의 다른 실시예에 따른 바디콘택 SOI 소자 제조방법을 나타내는 제조 공정 단면도이다.
도5a 내지 도5d는 본 발명의 또다른 실시예에 따른 바디콘택 SOI 소자 제조방법을 나타내는 제조 공정 단면도이다.
* 도면의 주요부분에 대한 부호의 명칭
21 : 제1실리콘층 22 : 매몰산화층
23 : 제2실리콘층 24 : 소자분리절연막
25 : 바디콘택확산영역 26 : 소오스/드레인확산영역
27 : 게이트산화막 28 : 게이트전극
29 : 산화막스페이서
상기 목적을 달성하기 위한 본 발명의 일특징적인 SOI 소자는, 필드영역부분에서 그 표면에 트렌치를 가지는 반도체기판; 상기 반도체기판의 단차를 따라 일정두께로 상기 반도체기판 내부에 매립된 매몰절연층; 상기 트렌치에 채워진 소자분리절연막; 및 활성영역부분에서 상기 매몰절연층 상부의 상기 반도체기판에 형성된 트랜지스터를 포함하여 이루어지며, 바람직하게 상기 트랜지스터의 몸체에 전원을 인가하기 위한 바디콘택확산영역을 더 포함하여 이루어진다.
또한 본 발명의 일특징적인 SOI 소자 제조방법은, 필드영역부분의 반도체기판을 선택적으로 일부두께 식각하여 트렌치를 형성하는 단계; 전면 이온주입으로 상기 반도체기판 내부에 산소를 주입하고 열처리하여 매몰절연층을 형성하는 단계; 상기 트렌치에 절연막을 채워 소자분리절연막을 형성하는 단계; 및 활성영역부분의 상기 반도체기판에 트랜지스터를 형성하는 단계를 포함하여 이루어진다.
또한 본 발명의 다른 특징적인 SOI 소자는, 제1반도체층, 제2반도체층, 및 상기 제1 및 제2 반도체층 간에 개재된 매몰절연층을 포함하는 SOI 기판; 및 상기 제2반도체층에 형성된 필드절연막과 트랜지스터를 포함하며, 상기 제2반도체층은 상기 필드절연막 하부에서의 두께가 상기 트랜지스터의 몸체 부분에서의 두께와 유사한 두께를 갖는 것을 특징으로 한다. 본 발명의 다른 특징적인 SOI 소자에서, 상기 매몰절연층은 상기 필드절연막 하부에서 요(凹)부를 갖고 상기 트랜지스터의 몸체부분에서 철(凸)부를 갖는 요철진 형상을 갖는 것을 특징으로 한다.
또한, 본 발명의 다른 특징적인 SOI 소자 제조방법은, 반도체기판 상에 필드영역에서 오픈부를 갖는 이온주입완충막 패턴을 형성하는 단계; 상기 반도체기판 내부에 산소를 주입하고 열처리하여 매몰산화층을 형성하는 단계; 상기 필드영역에 필드절연막을 형성하는 단계; 및 활성영역부분의 상기 반도체기판에 트랜지스터를 형성하는 단계를 포함하여 이루어진다. 본 발명의 다른 특징적인 SOI 소자 제조방법에서, 상기 필드절연막은 트렌치를 형성하고 상기 트렌치에 절연막을 매립하여 형성하거나, 국부산화공정(LOCOS)에 의해 형성할 수 있다. 그리고, 상기 이온주입완충막 패턴은 리소그라피 공정에 의해 형성된 제1패턴과, 상기 제1패턴의 측벽에 형성된 스페이서 제2패턴으로 이루어져, 미세한 필드절연막 형성이 가능하도록 할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따른 바디콘택 SOI 소자의 구조를 나타내는 단면도로서, 도2를 참조하면, 지지 기판 역할을 하는 제1실리콘층(21), 매몰산화층(22), 및 활성영역(몸체, Body)을 제공하는 제2실리콘층(23)으로 이루어진 SOI 기판에 소자분리절연막(24)과 트랜지스터가 형성되어 있다. 소자분리절연막(24)은 제2실리콘층(23) 내에 형성되는바, 여기서 소자분리절연막(24)은 활성영역이 플로팅되므로써 발생되는 몸체부유효과(floating body effect)를 방지하기 위해 매몰산화층(22)과 떨어져 있다. 제2실리콘층(23)상에는 게이트산화막(27)을 개재하여 형성된 게이트전극(28)과, 제2실리콘층(23) 표면 하부에 형성된 소스/드레인(26)으로 구성되는 트랜지스터가 형성된다. 소스/드레인(26)은 LDD(lightly doped drain) 구조의 소스/드레인으로 형성되며, 이를 위해 게이트전극(28) 측벽에는 산화막스페이서(29)가 형성되어 있다. 한편, 몸체의 P-웰에 전압을 인가해줄 수 있도록 바디콘택확산영역(25)이 형성되어 있는데, P+영역인 바디콘택확산영역(25)은 N+영역인 소스/드레인(26)과 소자분리절연막(24)에 의해 절연되어 있다.
여기서, 주목할 점은 소자분리절연막(24) 하부 영역의 제2실리콘층(23)이 충분히 크게 확보되어 있다는 것이다. 즉, 제2실리콘층(23)은 활성영역에서의 두께(h)와 소자분리막(24) 하부에서의 두께(h')가 실리적으로 동일하다는 것이다. 따라서, 몸체부유효과가 방지됨과 동시에 소자분리절연막(24)을 종래보다 깊게 형성할수 있기 때문에 소자의 집적화에 대응하여 소자분리특성을 크게 개선할 수 있다.
도3a 내지 도3c는 본 발명의 실시예에 따른 바디콘택 SOI 소자의 제조 공정을 나타내는 공정 단면도로서, 먼저, 도3a에 도시된 바와 같이 실리콘기판(21)을 선택적으로 식각하여 트렌치(20)를 형성하는바, 이 트렌치(20)는 소자분리절연막을 형성하고자 하는 위치에 형성되며 그 깊이는 고집적소자에서 요구되는 소자분리 깊이로 충분히 깊게 형성한다. 또한 트렌치(20)의 모양은 기판 방향으로 깊어질수록 그 폭이 좁아지도록, 즉 입구가 넓게 형성되도록 측벽이 경사지게 형성한다.
이어서, 도3b는 산소 이온을 전면 이온주입하고 열처리하여 실리콘기판(21) 내부에 10nm 내지 1000nm의 매몰산화층(22)을 형성한다. 이에 의해 실리콘기판(21)은 제1실리콘층(21) 및 100nm 내지 500nm의 제2실리콘층(23)의 이중구조로 형성된다. 전면 이온주입에 의해 매몰산화층이 형성되었으므로 트렌치(20) 단차를 따라 매몰산화층(22)도 단차를 가지기 때문에 트렌치 하부의 제2실리콘층 두께와 그 밖의 지역에서의 실리콘층 두께는 수지적으로 거의 유사하다.
이어서, 도3c는 트렌치(20)에 절연막을 채워 소자분리절연막(24)를 형성하고, 종래와 같은 통상의 방법으로 트랜지스터와 몸체콘택확산영역(25)을 형성한다.
도4a 내지 도4d는 본 발명의 다른 실시예에 따른 SOI 소자 제조방법을 나타내는 제조 공정 단면도이다.
먼저, 도4a는 실리콘기판(41) 상에 필드영역이 오픈된 이온주입완충막 패턴(42, 43)을 형성한 상태로서, 이온주입완충막패턴은 리소그라피 공정에 의해 형성된 제1패턴(42)과, 상기 제1패턴의 측벽에 형성된 스페이서 제2패턴(43)으로 이루어져, 고집적소자에서 미세한 선폭을 갖는 필드절연막 형성이 가능하도록 한다.
이어서, 도4b와 같이 이온주입 및 열처리에 의해 매몰절연층(44)을 형성한다. 매몰절연층(44)은 이온주입완충막 패턴(42, 43)에 의해 이후에 형성될 필드절연막 하부에서 요(凹)부를 갖고 상기 트랜지스터의 몸체부분에서 철(凸)부를 갖는 요철진 형상을 갖게된다. 그리고, 이에 의해 실리콘기판(41)은 제1실리콘층(41) 및 100nm 내지 500nm의 제2실리콘층(45)의 이중구조로 형성된다.
이어서, 도4c와 같이 이온주입완충막 패턴(42, 43)을 식각마스크로하여 제2실리콘층(45)을 일부두께 식각하여 트렌치를 형성한다. 그리고, 도4d와 같이 이온주입완충막 패턴(42, 43)을 제거한다.
이 후, 트렌치에 절연막을 매립하여 필드절연막을 형성하고, 제2실리콘층(45)에 트랜지스터를 형성한다.
도5a 내지 도5d는 본 발명의 다른 실시예에 따른 SOI 소자 제조방법을 나타내는 제조 공정 단면도이다.
먼저, 도5a는 실리콘기판(41) 상에 필드영역이 오픈된 산화방지막 패턴(52, 53, 54)을 형성한 상태로서, 산화방지막패턴은, 예컨대 패드산화막과 질화막이 적층되어 패터닝된 제1패턴(52, 53)과, 상기 제1패턴의 측벽에 형성된 질화막스페이서 제2패턴(54)으로 이루어져, 고집적소자에서 미세한 선폭을 갖는 필드절연막 형성이 가능하도록 한다.
이어서, 도5b와 같이 이온주입 및 열처리에 의해 매몰절연층(55)을 형성한다. 매몰절연층(55)은 산화방지막패턴이 이온주입시 완충역할을 하여 이후에 형성될 필드절연막 하부에서 요(凹)부를 갖고 상기 트랜지스터의 몸체부분에서 철(凸)부를 갖는 요철진 형상을 갖게된다. 그리고, 이에 의해 실리콘기판(51)은 제1실리콘층(51) 및 100nm 내지 500nm의 제2실리콘층(56)의 이중구조로 형성된다.
이어서, 도4c와 같이 필드산화를 실시하여 필드절연막(57)을 형성하고, 도5d와 같이 산화방지막패턴(52, 53, 54)을 제거한다.
이 후, 제2실리콘층(56)에 트랜지스터를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 SOI 소자에서, 활성영역을 제공하는 실리콘층의 두께를 소스/드레인의 접합 커패시턴스를 감소시킬수 있을 만큼의 두께로 형성하면서, 몸체부유효과를 방지할 수 있고, 또한 소자분리 깊이를 충분히 깊게 형성할 수 있기 때문에 향상된 특성을 갖는 고집적 소자를 얻을 수 있는 효과가 있다.
Claims (10)
- SOI 소자에 있어서,필드영역부분에서 그 표면에 트렌치를 가지는 반도체기판;상기 반도체기판의 단차를 따라 일정두께로 상기 반도체기판 내부에 매립된 매몰절연층;상기 트렌치에 채워진 소자분리절연막; 및활성영역부분에서 상기 매몰절연층 상부의 상기 반도체기판에 형성된 트랜지스터를 포함하여 이루어진 SOI 소자.
- 제1항에 있어서,상기 트랜지스터의 몸체에 전원을 인가하기 위한 바디콘택확산영역을 더 포함하는 것을 특징으로 하는 SOI 소자.
- SOI 소자 제조방법에 있어서,필드영역부분의 반도체기판을 선택적으로 일부두께 식각하여 트렌치를 형성하는 단계;전면 이온주입으로 상기 반도체기판 내부에 산소를 주입하고 열처리하여 매몰산화층을 형성하는 단계;상기 트렌치에 절연막을 채워 소자분리절연막을 형성하는 단계; 및활성영역부분의 상기 반도체기판에 트랜지스터를 형성하는 단계를 포함하여 이루어진 SOI 소자 제조방법.
- 제3항에 있어서,상기 트렌치는 그 상단부를 하단부보다 넓게 형성하는 것을 특징으로 하는 SOI 소자 제조방법.
- SOI 소자에 있어서,제1반도체층, 제2반도체층, 및 상기 제1 및 제2 반도체층 간에 개재된 매몰절연층을 포함하는 SOI 기판; 및상기 제2반도체층에 형성된 필드절연막과 트랜지스터를 포함하며,상기 제2반도체층은 상기 필드절연막 하부에서의 두께가 상기 트랜지스터의 몸체 부분에서의 두께와 유사한 두께를 갖는 것을 특징으로 하는 SOI 소자.
- 제5항에 있어서,상기 메몰절연층은 상기 필드절연막 하부에서 요(凹)부를 갖고 상기 트랜지스터의 몸체부분에서 철(凸)부를 갖는 요철진 형상을 갖는 것을 특징으로 하는 SOI 소자.
- SOI 소자 제조방법에 있어서,반도체기판 상에 필드영역에서 오픈부를 갖는 이온주입완충막 패턴을 형성하는 단계;상기 반도체기판 내부에 산소를 주입하고 열처리하여 매몰산화층을 형성하는 단계;상기 필드영역에 필드절연막을 형성하는 단계; 및활성영역부분의 상기 반도체기판에 트랜지스터를 형성하는 단계를 포함하여 이루어진 SOI 소자 제조방법.
- 제7항에 있어서,상기 필드절연막은 트렌치를 형성하고 상기 트렌치에 절연막을 매립하여 형성하는 것을 특징으로 하는 SOI 소자 제조방법.
- 제7항에 있어서,상기 필드절연막은 국부산화공정(LOCOS)에 의해 형성하는 것을 특징으로 하는 SOI 소자 제조방법.
- 제7항 내지 제9항중 어느한 항에 있어서,상기 이온주입완충막 패턴은 리소그라피 공정에 의해 형성된 제1패턴과, 상기 제1패턴의 측벽에 형성된 스페이서 제2패턴으로 이루어진 것을 특징으로 하는 SOI 소자 제조방법.
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| KR1019980027431A KR100298202B1 (ko) | 1998-07-08 | 1998-07-08 | 에스오아이 소자 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980027431A KR100298202B1 (ko) | 1998-07-08 | 1998-07-08 | 에스오아이 소자 및 그 제조방법 |
Publications (2)
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| KR100298202B1 KR100298202B1 (ko) | 2001-08-07 |
Family
ID=19543440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980027431A KR100298202B1 (ko) | 1998-07-08 | 1998-07-08 | 에스오아이 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727525B1 (ko) * | 2004-08-26 | 2007-06-14 | 샤프 가부시키가이샤 | 반도체장치의 제조방법, 및 반도체장치 |
| CN103441131A (zh) * | 2013-08-29 | 2013-12-11 | 上海宏力半导体制造有限公司 | 部分耗尽绝缘体上硅器件结构 |
-
1998
- 1998-07-08 KR KR1019980027431A patent/KR100298202B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727525B1 (ko) * | 2004-08-26 | 2007-06-14 | 샤프 가부시키가이샤 | 반도체장치의 제조방법, 및 반도체장치 |
| CN103441131A (zh) * | 2013-08-29 | 2013-12-11 | 上海宏力半导体制造有限公司 | 部分耗尽绝缘体上硅器件结构 |
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| Publication number | Publication date |
|---|---|
| KR100298202B1 (ko) | 2001-08-07 |
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