KR20000004448A - 오프셋 감소 기능을 갖는 차동 증폭장치 및 그의 오프셋 감소방법 - Google Patents

오프셋 감소 기능을 갖는 차동 증폭장치 및 그의 오프셋 감소방법 Download PDF

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Abstract

오프셋 감소 기능을 갖는 차동 증폭 장치 및 그의 오프셋 감소 방법이 개시된다. 이 장치는, 제1 입력 전압을 입력하는 제1 바이폴라 트랜지스터와, 제2 입력 전압을 입력하는 제2 바이폴라 트랜지스터와, 제1 및 제2 바이폴라 트랜지스터들의 각 출력단에 제1 전류를 공급하는 제1 전류 미러 및 외부로부터 인가되는 제어 신호에 응답하여 제1 및 제2 바이폴라 트랜지스터들의 각 출력단에 제1 바이폴라 트랜지스터의 출력단에 흐르는 전류와 반비례하는 제2 전류를 공급하는 제2 전류 미러를 구비하고, 제1 입력 전압으로부터 제2 입력 전압을 감산한 결과인 차동 입력 신호를 증폭하고, 증폭된 결과를 제1 바이폴라 트랜지스터의 출력단과 제2 바이폴라 트랜지스터의 출력단 사이의 차동 출력 신호로서 출력하는 것을 특징으로 한다.

Description

오프셋 감소 기능을 갖는 차동 증폭 장치 및 그의 오프셋 감소 방법
본 발명은 차동 증폭기에 관한 것으로서, 특히, 오프셋을 감소시킬 수 있는 기능을 갖는 차동 증폭 장치 및 그 차동 증폭 장치에서 오프셋을 감소시키는 방법에 관한 것이다.
종래의 차동 증폭 장치는 트랜지스터 입력단의 베이스 단자의 폭, 베이스 단자의 도핑 농도, 컬렉터 단자의 도핑 농도, 이미터 면적의 차이 및 컬렉터 단자의 부하 저항의 차이등과 같은 입력 트랜지스터간의 불일치(mismatch)로 인해, 그 출력단에서는 본래의 입력 신호와 구분이 어려운 신호가 발생되게 된다.
완전한 CMOS 공정에서 차동 증폭기를 살펴보면, CMOS의 게이트 단자와 드레인, 소스 단자 사이의 전류 흐름은 없다. 따라서, 게이트 입력의 전압 레벨을 조정함으로써 소자 자체의 불일치에 의해 생기는 오프셋을 출력에서는 오프셋이 없는 상태의 출력과 동일한 값을 얻을 수 있게 한다. 그러나, 바이폴라 트랜지스터를 입력단자로 사용하는 차동 증폭 장치에서는 베이스 단자의 입력 전류가 이미터 단자나 컬렉터 단자에 영향을 미치기 때문에 베이스 단자의 입력 전압 레벨을 조정하여 오프셋을 감소시킬 수 없다.
도 1은 불일치를 갖지 않는 이상적인 차동 증폭 장치의 일반적인 회로도로서, 저항들(R1 및 R2), 트랜지스터들(Q1 및 Q2) 및 전류원(Iee)으로 구성된다.
도 1에 도시된 차동 증폭 장치의 오프셋 전압(Vos)은 다음 수학식 1과 같다.
VOS-VBE1+VBE2=0
이 때, 수학식 1은 다음 수학식 2와 동일하다.
여기서, IC1및 IC2들은 트랜지스터들(Q1 및 Q2)의 컬렉터들에 흐르는 전류를 각각 나타내고, IS1및 IS2들은 트랜지스터들(Q1 및 Q2)의 포화전류를 각각 나타낸다.
도 2는 종래의 불일치를 갖는 차동 증폭 장치의 일반적인 회로도로서, 저항들(R1 및 R2), 트랜지스터들(Q1 및 Q2) 및 전류원(Iee)으로 구성된다.
도 2에 도시된 종래의 차동 증폭 장치는 불일치를 가지고 있으므로, 이를 수학식으로 나타내기 위해, 포화전류들(IS1및 IS2)은 다음 수학식 3과 같이 표현될 수 있다.
여기서, NA는 어셉터 원자의 농도를 나타내고, qni는 1.6×10-19이며, WB1은 트랜지스터(Q1) 베이스의 폭을 나타내고, WB2는 트랜지스터(Q2) 베이스의 폭을 나타내고, VCB는 컬렉터-베이스간의 전압을 나타내고, QB1은 트랜지스터(Q1)의 베이스에 전하량을 나타내고, QB2는 트랜지스터(Q2)의 베이스에 전하량을 나타내고, A1은 트랜지스터(Q1)의 베이스-이미터간 접합의 면적을 나타내고, A2은 트랜지스터(Q2)의 베이스-이미터간 접합의 면적을 나타내고, 은 전자의 확산 계수를 각각 나타낸다.
수학식 2와 수학식 3을 결합하면, 다음 수학식 4가 얻어진다.
전술한 수학식 4로부터 알 수 있듯이, Vos는 Vbe에 영향을 주기 때문에, IC1과 IC2의 크기가 다르게 되어 출력 신호의 레벨이 달라진다. 결국, 종래의 차동 증폭 장치는 설계자의 의도와는 상관없이 소자의 기하학적인 파라미터값의 차에 의해 생기는 오프셋 때문에, 출력을 오프셋이 없는 상태에서의 출력과 동일하게 할 수 없는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 오프셋을 감소시켜 기하학적인 파라미터값의 차에 의한 출력값의 왜곡을 보상 할수 있는 오프셋 감소 기능을 갖는 차동 증폭 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 차동 증폭 장치에서 오프셋을 감소시키는 오프셋 감소 방법을 제공하는 데 있다.
도 1은 불일치를 갖지 않는 이상적인 차동 증폭 장치의 일반적인 회로도이다.
도 2는 종래의 불일치를 갖는 차동 증폭 장치의 일반적인 회로도이다.
도 3은 본 발명에 의한 오프셋 감소 기능을 갖는 차동 증폭 장치의 바람직한 일실시예의 회로도이다.
도 4는 본 발명에 의한 오프셋 감소의 원리를 설명하기 위한 도면이다.
도 5는 도 3에 도시된 전류 제어부의 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 6은 오프셋이 없을 경우, 도 1에 도시된 차동 증폭 장치의 출력을 나타내는 그래프이다.
도 7 (a) 및 (b)들은 오프셋이 -10mv발생하였을 때 도 2 및 도 3들에 도시된 장치들의 출력들을 나타내는 그래프들이다.
도 8 (a) 및 (b)들은 오프셋이 +25mv발생하였을 때 도 2 및 도 3들에 도시된 장치들의 출력들을 나타내는 그래프들이다.
도 9는 도 3에 도시된 본 발명에 의한 차동 증폭 장치의 오프셋 감소 방법을 설명하기 위한 플로우차트이다.
상기 과제를 이루기 위한 본 발명에 의한 오프셋 감소 기능을 갖는 차동 증폭 장치는, 제1 입력 전압을 입력하는 제1 바이폴라 트랜지스터와, 제2 입력 전압을 입력하는 제2 바이폴라 트랜지스터와, 상기 제1 및 상기 제2 바이폴라 트랜지스터들의 각 출력단에 제1 전류를 공급하는 제1 전류 미러 및 외부로부터 인가되는 제어 신호에 응답하여 상기 제1 및 상기 제2 바이폴라 트랜지스터들의 각 상기 출력단에 상기 제1 바이폴라 트랜지스터의 출력단에 흐르는 전류와 반비례하는 제2 전류를 공급하는 제2 전류 미러로 구성되고, 상기 제1 입력 전압으로부터 상기 제2 입력 전압을 감산한 결과인 차동 입력 신호를 증폭하고, 증폭된 결과를 상기 제1 바이폴라 트랜지스터의 출력단과 상기 제2 바이폴라 트랜지스터의 출력단 사이의 차동 출력 신호로서 출력하는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 제1 및 제2 바이폴라 트랜지스터들의 입력단들에 전압차를 증폭하여 출력하는 차동 증폭 장치에서 수행되는 본 발명에 의한 오프셋 감소 방법은, 상기 제1 및 상기 제2 바이폴라 트랜지스터들의 출력단들에 제1 전류를 공급하는 단계와, 상기 제1 바이폴라 트랜지스터의 출력단에 흐르는 출력단 전류가 감소하였는가를 판단하는 단계와, 상기 출력단 전류가 감소하였으면, 상기 제1 및 상기 제2 바이폴라 트랜지스터의 출력단들 각각에 상기 제2 전류(≫상기 출력단 전류)를 공급하는 단계 및 상기 출력단 전류가 증가하였으면, 상기 제1 및 상기 제2 바이폴라 트랜지스터들의 출력단들 각각에 제3 전류(≪상기 출력단 전류)를 공급하는 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 오프셋 감소 기능을 갖는 차동 증폭 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 의한 오프셋 감소 기능을 갖는 차동 증폭 장치의 바람직한 일실시예의 회로도로서, 제1 및 제2 바이폴라 트랜지스터들(Q1 및 Q2), 제1 및 제2 전류 미러들(10 및 12) 및 전류원(Iee)으로 구성된다.
도 3에 도시된 본 발명에 의한 차동 증폭 장치는 제1 입력 전압(V1)으로부터 제2 입력 전압(V1)을 감산한 결과인 차동 입력 신호를 증폭하고, 증폭된 결과를 제1 바이폴라 트랜지스터(Q1)의 출력단인 컬렉터와 제2 바이폴라 트랜지스터(Q2)의 출력단인 컬렉터 사이의 차동 출력 신호로서 출력한다.
이를 위해, 본 발명에 의한 차동 증폭 장치의 제1 바이폴라 트랜지스터(Q1)는 제1 입력 전압(V1)을 입력하는 베이스를 갖고, 제1 및 제2 전류 미러들(10 및 12)과 연결되는 컬렉터를 갖고, 전류원(Iee)과 연결되는 이미터를 갖는다. 제2 바이폴라 트랜지스터(Q2)는 제2 입력 전압(V2)을 입력하는 베이스를 갖고, 제1 및 제2 전류 미러들(10 및 12)과 연결되는 컬렉터를 갖고, 전류원(Iee)과 연결되는 이미터를 갖는다.
이 때, 제1 전류 미러(10)는 트랜지스터들(Q3 및 Q4)로 구성되며, 동일한 제1 전류들(Id3 및 Id4)을 제1 및 제2 바이폴라 트랜지스터들(Q1 및 Q2)의 각 출력단인 컬렉터로 공급한다.
도 3에 도시된 차동 증폭 장치에서 전류원(Iee)에 흐르는 전류(Iref)와 제1 및 제2 바이폴라 트랜지스터들(Q1 및 Q2)의 컬렉터들에 흐르는 전류들(Ic1 및 Ic2)은 다음 수학식 5와 같은 관계를 갖는다.
Iref ≒ Ic1 + Ic2
이 때, 제2 전류 미러(12)가 존재하지 않는다면, 트랜지스터(Q4)의 드레인에 흐르는 전류(Id4)와 제1 바이폴라 트랜지스터(Q1)의 컬렉터에 흐르는 전류(Ic1)는 동일하다. 그러나, 제2 바이폴라 트랜지스터(Q2)의 컬렉터에 흐르는 전류(Ic2)는 다음 수학식 6와 같은 관계식을 갖는다.
Ic2 = ΔI + Id4
결국, 수학식 5 및 수학식 6을 이용하면, 다음 수학식 7의 관계식이 구해진다.
ΔI = Ic2 - Ic1
즉, 수학식 7로부터 알 수 있듯이, ΔI의 값이 출력 전압(OUTPUT)의 레벨을 결정한다. 이상적인 차동 증폭 장치의 경우, ΔI는 '0'가 된다. 그러나, 종래의 차동 증폭 장치를 설명할 때, 언급한 바와 같이, 불일치가 크면 ΔI의 절대값도 커지게 되어, 출력되는 전압(OUTPUT)에 심각한 영향을 미치게 된다.
이를 방지하기 위해, 제2 전류 미러(12)는 외부로부터 인가되는 제어 신호(C1∼CN-1)에 응답하여 제1 및 제2 바이폴라 트랜지스터들(Q1 및 Q2)의 각 출력단인 컬렉터에 제2 전류(Id5 또는 Im)를 공급한다. 여기서, 제2 전류는 전류(Ic1)와 반비례한다. 이를 위해, 제2 전류 미러(12)는 공급 전원(VDD)과 연결되는 소스, 전류 제어부(14)의 일측(a)과 연결되는 게이트 및 드레인을 갖는 트랜지스터(Q5) 및 공급 전원(VDD)과 제2 바이폴라 트랜지스터(Q2)의 컬렉터 사이에 연결되는 상(top) 및 하(bottom)을 갖고, 외부로부터 인가되는 제어 신호(C1∼CN-1)에 응답하여 Ic1에 반비례하는 전류(Ic1 또는 Im)를 공급하는 전류 제어부(14)로 구성된다.
한편, 수학식 5를 살펴보면, 제1 및 제2 바이폴라 트랜지스터들(Q1 및 Q2)간의 불일치에 의해 Ic1이 커지게 되면, 전류(Ic2)는 작아진다. 따라서, '0'이 아닌 ΔI가 존재하게 된다. 이 때, 전류 제어부(14)는 트랜지스터(Q5)와 전류 미러를 형성하고, 제어 신호(C1∼CN-1)에 응답하여 더욱 적은 레벨로 되는 전류(Im)를 제2 바이폴라 트랜지스터(Q2)의 컬렉터에 공급한다. 그러므로, 전류(Id4)와 전류(Id3)는 같아질 수 있다. 결국, 출력 전압(OUTPUT)은 오프셋이 없을 때의 출력 전압과 동일하게 된다.
도 4는 본 발명에 의한 오프셋 감소의 원리를 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 두개의 경로가 하나의 경로로 합쳐지는 노드가 존재한다고 하자. 이 때, I3가 작아졌을 때, 전류(I1)를 상대적으로 더욱 작게하여 전류(I2)를 크게 할 수 있다. 즉, I3가 100이라고 할 때, I1및 I2가 각각 50이라고 하자. 이 때, I3가 90으로 줄었을 때, I1의 크기를 30으로 줄이면 I2의 크기는 오히려 60으로 커지게 된다. 이러한 원리를 이용하여 도 3에 도시된 본 발명에 의한 차동 증폭 장치를 오프셋을 감소시킨다.
도 5는 도 3에 도시된 전류 제어부(14)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 제1 ∼ 제N MOS 트랜지스터들(MP1, MP2, MP3, ..., MPN-1및 MPN) 및 제1 ∼ 제N-1 스위치들(40, 42, 44, ..., 46 및 48)로 구성된다.
도 5에 도시된 전류 제어부(14)의 제1 ∼ 제N MOS 트랜지스터들(MP1, MP2, MP3, ..., MPN-1및 MPN)들중 하나인 제X(1≤X≤N) MOS 트랜지스터는 트랜지스터(Q5)의 게이트와 연결되는 게이트(a)를 갖고, 공급 전원(VDD)과 연결되는 상(top)과 제X-1 스위치의 일측 사이에 연결되는 소스 및 드레인을 갖는다. 이 때, 제1 ∼ 제N-1 스위치들((40, 42, 44, ..., 46 및 48) 각각은 외부로부터 인가되는 제어 신호(C1∼CN-1)중 해당하는 제어 신호에 응답하여 개폐된다. 이를 위해 각 스위치는 해당하는 트랜지스터의 드레인과 하(bottom) 사이에 연결된다.
전술한 구성을 통한 도 5에 도시된 전류 제어부(14)는 제어 신호(C1∼CN-1)에 의해 선택된 스위치를 닫고, 닫힌 스위치에 연결된 트랜지스터와 트랜지스터(Q5)가 전류 미러를 형성하여 전류(Im)의 크기를 외부에서 제어할 수 있도록 하였다. 이 때, 제어 신호(C1∼CN-1)는 전류(Ic1)의 크기에 반비례하여 전류(Im)가 발생되도록 외부에서 인가된다.
도 6은 오프셋이 없을 경우, 도 1에 도시된 차동 증폭 장치의 출력을 나타내는 그래프로서, 횡축은 시간을 나타내고, 종축은 전압을 나타낸다.
도 7 (a) 및 (b)들은 오프셋이 -10mv발생하였을 때 도 2 및 도 3들에 도시된 장치들의 출력들을 나타내는 그래프들로서, 도 7 (a)는 -10mv의 오프셋이 발생하였을 때 도 2에 도시된 종래의 장치의 출력을 나타내는 그래프이고, 도 7 (b)는 -10mV의 오프셋이 발생하였을 때, 도 3에 도시된 본 발명에 의한 장치의 오프셋이 감소된 출력을 나타내는 그래프이다.
도 8 (a) 및 (b)들은 오프셋이 +25mv발생하였을 때 도 2 및 도 3들에 도시된 장치들의 출력들을 나타내는 그래프들로서, 도 8 (a)는 +25mv의 오프셋이 발생하였을 때 도 2에 도시된 종래의 장치의 출력을 나타내는 그래프이고, 도 8 (b)는 +25mV의 오프셋이 발생하였을 때, 도 3에 도시된 본 발명에 의한 장치의 오프셋이 감소된 출력을 나타내는 그래프이다.
도 1에 도시된 차동 증폭 장치가 오프셋을 갖지 않을 경우, 도 6에 도시된 출력 파형(OUT)을 출력한다. 그러나, 도 2에 도시된 차동 증폭 장치가 -10mV의 오프셋을 갖을 때, 도 7 (a)에 도시된 출력 파형(OUT)을 출력한다. 이 때, 도 3에 도시된 본 발명에 의한 차동 증폭 장치는 외부로부터 인가되는 제어 신호(C1∼CN-1)를 이용하여 도 7 (b)에 도시된 바와 같이, 출력 전압(OUTPUT)의 오프셋을 감소시킬 수 있다.
마찬가지로, 오프셋이 +25mV 인 경우에, 도 2에 도시된 종래의 차동 증폭 장치로부터 +25mV의 오프셋을 갖는 출력 전압이 도 8 (a)에 도시된 바와 같이 출력되지만, 도 3에 도시된 본 발명에 의한 차동 증폭 장치는 오프셋을 감소시키고, 감소된 오프셋을 갖는 도 8 (b)에 도시된 출력 전압(OUTPUT)을 출력한다.
이하, 도 3에 도시된 차동 증폭 장치에서 수행되는 본 발명에 의한 오프셋 감소 방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 9는 도 3에 도시된 본 발명에 의한 차동 증폭 장치의 오프셋 감소 방법을 설명하기 위한 플로우차트로서, 제1 및 제2 바이폴라 트랜지스터들에 바이어스 전류를 공급하는 단계(제60 단계), 출력단 전류(Ic1)가 감소하였는가 증가하였는가에 따라 각 트랜지스터(Q1 또는 Q2)의 출력단에 공급되는 전류의 량(Id5 또는 Im)을 조절하는 단계(제62 ∼ 제66 단계)로 이루어진다.
먼저, 도 3에 도시된 제1 전류 미러(10)는 제1 및 제2 바이폴라 트랜지스터들(Q1 및 Q2)의 출력단들 즉, 컬렉터들에 바이어스 전류인 제1 전류(Id3 및 Id4)를 공급한다(제60 단계). 제60 단계후에, 제1 바이폴라 트랜지스터(Q1)의 컬렉터에 흐르는 출력단 전류 즉, 컬렉터 전류(Ic1)가 감소하였는가를 판단한다(제62 단계).
만일, 출력단 전류(Ic1)가 감소하였으면, 제어부(미도시)는 제어 신호(C1∼CN-1)를 발생하여 제1 및 제2 바이폴라 트랜지스터들(Q1 및 Q2)의 출력단들 각각에 출력단 전류(Ic1)보다 작은 제2 전류(Id5 및 Im)을 각각 공급한다(제64 단계).
그러나, 출력단 전류(Ic1)가 증가하였으면, 제1 및 제2 바이폴라 트랜지스터들(Q1 및 Q2)의 출력단들 각각에 출력단 전류(Ic1)보다 매우 적은 제3 전류를 공급한다(제66 단계).
이상에서 설명한 바와 같이, 본 발명에 의한 오프셋 감소 기능을 갖는 차동 증폭 장치 및 그의 오프셋 감소 방법은 입력 트랜지스터들로서 사용되는 바이폴라 트랜지스터들의 불일치에 기인하는 오프셋을 감소시켜, 입력 트랜지스터들(Q1 및 Q2)의 기하학적인 파라미터값의 차에 의한 출력값의 왜곡을 보상 할 수 있는 효과가 있다.

Claims (3)

  1. 제1 입력 전압을 입력하는 제1 바이폴라 트랜지스터;
    제2 입력 전압을 입력하는 제2 바이폴라 트랜지스터;
    상기 제1 및 상기 제2 바이폴라 트랜지스터들의 각 출력단에 제1 전류를 공급하는 제1 전류 미러; 및
    외부로부터 인가되는 제어 신호에 응답하여 상기 제1 및 상기 제2 바이폴라 트랜지스터들의 각 상기 출력단에 상기 제1 바이폴라 트랜지스터의 출력단에 흐르는 전류와 반비례하는 제2 전류를 공급하는 제2 전류 미러를 구비하고,
    상기 제1 입력 전압으로부터 상기 제2 입력 전압을 감산한 결과인 차동 입력 신호를 증폭하고, 증폭된 결과를 상기 제1 바이폴라 트랜지스터의 출력단과 상기 제2 바이폴라 트랜지스터의 출력단 사이의 차동 출력 신호로서 출력하는 것을 특징으로 하는 오프셋 감소 기능을 갖는 차동 증폭 장치.
  2. 제1 항에 있어서, 상기 제2 전류 미러는
    공급 전원과 상기 제1 바이폴라 트랜지스터의 출력단 사이에 연결되는 소스 및 드레인을 갖고, 상기 드레인과 연결되는 게이트를 갖는 제1 MOS 트랜지스터;
    소정수의 제2 ∼ 제N MOS 트랜지스터들; 및
    각각이, 상기 제어 신호에 응답하여 개폐되는 제1 ∼ 제N-1 스위치들을 구비하고,
    상기 제X(2≤X≤N) MOS 트랜지스터는, 상기 제1 MOS 트랜지스터의 게이트와 연결되는 게이트를 갖고, 상기 공급 전원과 상기 제X-1 스위치의 일측 사이에 연결되는 소스 및 드레인을 갖고, 상기 제X-1 스위치의 타측은 기준 전위와 연결되는 것을 특징으로 하는 오프셋 감소 기능을 갖는 차동 증폭 장치.
  3. 제1 및 제2 바이폴라 트랜지스터들의 입력단들에 전압차를 증폭하여 출력하는 차동 증폭 장치에서 수행되는 오프셋 감소 방법에 있어서,
    상기 제1 및 상기 제2 바이폴라 트랜지스터들의 출력단들에 제1 전류를 공급하는 단계;
    상기 제1 바이폴라 트랜지스터의 출력단에 흐르는 출력단 전류가 감소하였는가를 판단하는 단계;
    상기 출력단 전류가 감소하였으면, 상기 제1 및 상기 제2 바이폴라 트랜지스터의 출력단들 각각에 상기 제2 전류(≫상기 출력단 전류)를 공급하는 단계; 및
    상기 출력단 전류가 증가하였으면, 상기 제1 및 상기 제2 바이폴라 트랜지스터들의 출력단들 각각에 제3 전류(≪상기 출력단 전류)를 공급하는 단계를 구비하는 것을 특징으로 하는 차동 증폭 장치의 오프셋 감소 방법.
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KR1019980025884A KR20000004448A (ko) 1998-06-30 1998-06-30 오프셋 감소 기능을 갖는 차동 증폭장치 및 그의 오프셋 감소방법

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630863B2 (en) 2000-03-31 2003-10-07 Seiko Epson Corporation Differential amplifier, semiconductor device, power supply circuit and electronic equipment using the same

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