KR20000003873A - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 p형 불순물 영역의 콘택 저항을 감소시키는 반도체 장치의 제조 방법에 관한 것으로, 콘택홀 형성용 마스크를 사용하여 제 1 불순물 영역과 제 2 불순물 영역의 일부가 각각 노출될 때까지 절연층을 식각함으로써 콘택홀이 형성된다. 이때, 제 1 불순물 영역에 형성되는 콘택홀의 크기는 제 2 불순물 영역에 형성되는 콘택홀의 크기보다 상대적으로 크게 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, n형의 불순물 영역에 형성하는 콘택홀의 크기를 감소시키고, 여기에서 생기는 마진만큼 p형의 불순물 영역에 형성되는 콘택홀을 크게 형성함으로써, 칩 크기의 증가 없이 p형 불순물 영역에 형성되는 콘택 저항을 감소시킬 수 있다.

Description

반도체 장치 및 그의 제조 방법(A SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME)
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 콘택 전극 제조 방법에 관한 것이다.
DRAM 소자가 고집적화됨에 따라 성능 향상 및 칩 크기(size)를 줄이기 위해서 비트 라인(bit line)이 금속(metal)으로 형성되고 있다. 상기 금속으로 형성된 비트 라인은 종래의 폴리실리콘(polysilicon)과 텅스텐 실리사이드(WSix)로 적층된 비트 라인보다 낮은 면저항(sheet resistance)을 갖는다.
따라서, 같은 면저항을 원하는 경우에 금속으로 기존의 비트 라인보다 패턴을 미세하게 구현하여도 소자(device)의 성능에는 문제가 없다. 그리고, n형 불순물 영역에 형성된 콘택 저항도 기존의 비트 라인을 사용하는 경우보다 낮게 조절할 수 있으며, p형 불순물 영역에도 콘택(contact)을 형성할 수 있다는 장점이 있다.
도 1은 종래의 반도체 장치를 보여주는 단면도이고, 도 2a 및 도 2b는 각 불순물 영역의 콘택의 크기에 따른 콘택 저항의 분포를 나타내는 도면이다. (anneal 750℃ 100min)
먼저, 도 1을 참조하면, 반도체 장치의 콘택 전극은, 먼저 웰 형성용 마스크를 사용하여 반도체 기판(10) 내에 n형 웰(11)과 p형 웰(12)이 각각 형성된다.
다음에, 불순물 영역 형성용 마스크를 사용하여 상기 n형 웰(11) 내에 p형 불순물 영역(13)이 형성되고, 불순물 영역 형성용 마스크를 사용하여 상기 p형 웰(12) 내에 n+ 불순물 영역(14)이 형성된다.
상기 p+ 불순물 영역(13)에 주입되는 불순물은 보론(B)이고, 상기 n+ 불순물 영역(14)에 주입되는 불순물은 아세닉(As)과 포스포러스(P) 중 어느 하나이다.
상기 반도체 기판(10) 상에 절연막으로 산화막(16)이 형성된다. 콘택홀 형성용 마스크를 사용하여 상기 n+ 불순물 영역(13)과 p+ 불순물 영역(14)의 일부가 각각 노출될 때까지 상기 산화막(16)을 식각함으로써 콘택홀(17)이 형성된다. 이때, 상기 n+ 불순물 영역(13)과 p+ 불순물 영역(14)에 형성된 상기 콘택홀(17)은 각각 W로 동일한 크기를 갖는다.
다음에는, 상기 콘택홀(17)이 금속 물질로 채워져 금속 배선(18)이 형성된다.
여기서, 상기 극속 배선을 형성하기 위한 방법에는, 첫 번째 방법으로 상기 콘택홀(17)의 양측벽 및 하부면과 상기 산화막(16) 상에 Ti막(도면에 미도시)을 형성한 후, 후속 열처리에 의해 상기 티타늄이 반도체 기판(10)의 실리콘(Si)과 반응하여 TiSix층 즉, 오믹층이 형성된다. 그리고, 상기 반도체 기판(10)과 반응하지 않은 상기 콘택홀(17) 양측벽과 산화막(16) 상의 Ti층을 제거하고 나서 상기 콘택홀(17)을 TiN 또는 TiN/W으로 채워 금속 배선을 형성하는 방법이 있다.
두 번째는, 상기 콘택홀(17)의 양측벽 및 하부면과 상기 산화막(16) 상에 Ti막과 TiN막을 차례로 증착한 후, 열처리함으로써 오믹층이 형성된다. 다음에 상기 콘택홀(17)을 W으로 채워서 금속 배선을 형성하는 방법이 있다.
그리고, 세 번째는 상기 콘택홀(17)의 양측벽 및 하부면과 상기 산화막(16) 상에 Ti막과 TiN막을 차례로 증착한 후, 바로 텅스텐을 증착하여 금속 배선을 형성한다. 그리고 나서, 후속 열처리 공정에서 상기 반도체 기판(10)의 Si과 Ti막이 반응하여 오믹층이 형성되는 방법 등이 있다.
상기 금속 배선(18)은 상술한 방법들 중 어느 하나의 방법에 의해 형성된다.
상술한 바와 같이, 상기 TiSix층이 오믹층(ohmic layer)으로 사용되는 경우, 후속 공정에서 가해지는 열처리에 의해 상기 p+ 불순물 영역(13)에 도핑되어 있는 보론(B) 이온과 TiSix층과의 반응에 의해 TiB층이 형성된다.
상기 TiB층은 부도체이기 때문에 콘택 저항이 증가하게 된다. 그리고, 상기 p+ 불순물 영역(13)에 도핑된 보론 이온이 반응에 의해 빠져나가 도핑 농도가 낮아짐에 따라 저항이 증가하고, 오믹층으로 사용되는 TiSix층이 표면 에너지를 줄이기 위해 응집(agglomeration)되어 콘택홀 바닥(bottom)의 유효 접촉 면적이 감소되어 저항이 증가하게 되는 문제가 생긴다. 상기 n+ 불순물 영역에 도핑되는 As 또는 P는 상기 TiSix층의 Ti와 반응하지 않는다.
도 2a 및 도 2b를 참조하면, 콘택 크기를 A라고 할 때, 콘택 크기가 예를 들어, 지름 0.3㎛ 이상에서는 n형 불순물 영역의 콘택 저항은 약 300Ω/CNT 이하를 나타내며, p형 불순물 영역의 콘택 저항은 약 800Ω/CNT 정도를 나타낸다.
그러나, 만일 콘택 크기가 지름 A/2로 감소하게 되어 지름이 약 0.15㎛에서는 도 2a 및 도 2b에 나타난 바와 같이, p+ 불순물 영역(13)에서의 콘택 저항 증가가 n+ 불순물 영역(14)에서의 콘택 저항 증가에 비해 급격히 일어나고 있음을 알 수 있다.
이러한 현상을 억제시키는 기술이 실현되지 않는다면, 소자 설계에서 p형 불순물 영역에서의 콘택 저항의 목표치(target)를 5000Ω/CNT 이상으로 설정하지 않는 한, 칩 크기(chip size)를 증가시키지 않고서는 불가능하다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 칩 크기를 증가시키지 않으면서, p형의 불순물 영역에 형성된 콘택의 저항을 감소시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 장치 및 그의 제조 방법에 따른 콘택 전극을 보여주는 단면도;
도 2a 및 도 2b는 종래의 각 불순물 영역의 콘택홀의 크기에 따른 콘택 저항의 분포를 나타내는 도면;
도 3a 내지 도 3c 및 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
100, 200 : 반도체 기판 101, 201 : n형 웰
102, 202 : p형 웰 103, 203 : p+ 불순물 영역
104, 204 : n+ 불순물 영역 106, 206, 210 : 산화막
108, 208, 212 : 마스크 109, 207, 213 : 콘택홀
207 : 플러그 108, 212 : 콘택 전극
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 내에 제 1 도전형 웰과 제 2 도전형 웰을 각각 형성하는 단계와; 상기 제 1 도전형 웰 내에 제 1 불순물 영역을 형성하는 단계와; 상기 제 2 도전형 웰 내에 제 2 불순물 영역을 형성하는 단계와; 상기 반도체 기판 상에 절연층을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 제 1 불순물 영역과 제 2 불순물 영역의 일부가 각각 노출될 때까지 상기 절연층을 식각하여 콘택홀을 형성하되, 상기 제 1 불순물 영역에 형성하는 콘택홀의 크기를 상기 제 2 불순물 영역에 형성하는 콘택홀의 크기보다 상대적으로 크게 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치는, 반도체 기판과; 상기 반도체 기판 내에 형성된 제 1 도전형 웰과; 상기 제 1 도전형 웰과 인접하여 상기 반도체 기판 내에 형성된 제 2 도전형 웰과; 상기 제 1 도전형 웰 내에 형성된 제 1 불순물 영역과; 상기 제 2 도전형 웰 내에 형성된 제 2 불순물 영역과; 상기 반도체 기판 상에 형성된 절연막과; 상기 절연막을 뚫고 상기 제 1 불순물 영역과 제 2 불순물 영역에 각각 전기적으로 연결된 콘택 전극들을 포함하되, 상기 제 1 불순물 영역에 형성된 콘택홀이 상기 제 2 불순물 영역에 형성된 콘택홀보다 상대적으로 큰 크기를 갖는다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 내에 제 1 도전형 웰과 제 2 도전형 웰을 각각 형성하는 단계와; 상기 제 1 도전형 웰 내에 제 1 불순물 영역을 형성하는 단계와; 상기 제 2 도전형 웰 내에 제 2 불순물 영역을 형성하는 단계와; 상기 반도체 기판 상에 절연층을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 제 2 불순물 영역의 일부가 노출될 때까지 상기 절연층을 식각하여 제 1 콘택홀을 형성하는 단계와; 상기 제 1 콘택홀을 금속 물질로 채워 반도체 기판과 전기적으로 접속되는 플러그를 형성하는 단계와; 상기 플러그를 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 플러그와 제 1 불순물 영역의 일부가 각각 노출될 때까지 상기 제 2 절연층을 식각하여 제 2 콘택홀을 형성하되, 상기 제 2 불순물 영역에 형성하는 제 1 콘택홀의 크기보다 상기 제 1 불순물 영역에 형성하는 제 2 콘택홀의 크기를 상대적으로 더 크게 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 내에 제 1 도전형 웰과 제 2 도전형 웰을 각각 형성하는 단계와; 상기 제 1 도전형 웰 내에 제 1 불순물 영역을 형성하는 단계와; 상기 제 2 도전형 웰 내에 제 2 불순물 영역을 형성하는 단계와; 상기 반도체 기판 상에 절연층을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 제 1 불순물 영역의 일부가 노출될 때까지 상기 절연층을 식각하여 제 1 콘택홀을 형성하는 단계와; 상기 제 1 콘택홀을 금속 물질로 채워 반도체 기판과 전기적으로 접속되는 플러그를 형성하는 단계와; 상기 플러그를 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 플러그와 제 2 불순물 영역의 일부가 각각 노출될 때까지 상기 제 2 절연층을 식각하여 제 2 콘택홀을 형성하되, 상기 제 2 불순물 영역에 형성하는 제 2 콘택홀의 크기보다 상기 제 1 불순물 영역의 제 2 콘택홀의 크기를 상대적으로 더 크게 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치는, 반도체 기판과; 상기 반도체 기판 내에 형성된 제 1 도전형 웰과; 상기 반도체 기판 내에 형성된 제 2 도전형 웰과; 상기 제 1 도전형 웰 내에 형성된 제 1 불순물 영역과; 상기 제 2 도전형 웰 내에 형성된 제 2 불순물 영역과; 상기 반도체 기판 상에 형성된 제 1 절연막과; 상기 제 1 절연막을 뚫고 상기 제 2 불순물 영역과 전기적으로 연결된 플러그와; 상기 플러그)와 상기 제 1 절연막 상에 형성된 제 2 절연막과; 상기 제 2 절연막을 뚫고 상기 제 1 불순물 영역과 플러그에 각각 전기적으로 연결된 콘택 전극들을 포함하되, 상기 제 1 불순물 영역에 형성된 콘택홀이 상기 제 2 불순물 영역에 형성된 콘택홀보다 상대적으로 큰 크기를 갖는다.
(작용)
도 3b 및 도 4d를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치 및 그의 제조 방법은, 콘택홀 형성용 마스크를 사용하여 제 1 불순물 영역과 제 2 불순물 영역의 일부가 각각 노출될 때까지 절연층을 식각함으로써 콘택홀이 형성된다. 이때, 제 1 불순물 영역에 형성되는 콘택홀의 크기는 제 2 불순물 영역에 형성되는 콘택홀의 크기보다 상대적으로 크게 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법의 제조 방법에 의해서, n형의 불순물 영역에 형성하는 콘택홀의 크기를 감소시키고, 여기에서 생기는 마진만큼 p형의 불순물 영역에 형성되는 콘택홀을 크게 형성함으로써, 칩 크기의 증가 없이 p형 불순물 영역에 형성되는 콘택 저항을 감소시킬 수 있다.
(제 1 실시예)
이하, 도 3a 내지 도 3c를 참조하여 본 발명의 제 1 실시예를 상세히 설명한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 본 발명의 반도체 장치 및 그의 제조 방법은, 먼저 웰 형성용 마스크를 사용하여 반도체 기판(100) 내에 n형 웰(101)과 p형 웰(102)이 각각 형성된다.
불순물 영역 형성용 마스크를 사용하여 상기 n형 웰(101) 내에 p형 불순물 영역(103)이 형성되고, 불순물 영역 형성용 마스크를 사용하여 상기 p형 웰(102) 내에 n+ 불순물 영역(104)이 형성된다.
상기 p+ 불순물 영역(103)에 주입되는 불순물은 보론(B)이고, 상기 n+ 불순물 영역(104)에 주입되는 불순물은 아세닉(As)과 포스포러스(P) 중 어느 하나이다.
다음으로, 도 3b에 있어서, 상기 반도체 기판(100) 상에 절연막으로 산화막(106)이 형성된다. 콘택홀 형성용 마스크(108)를 사용하여 상기 n+ 불순물 영역(103)과 p+ 불순물 영역(104)의 일부가 각각 노출될 때까지 상기 산화막(106)을 식각함으로써 콘택홀(109)이 형성된다.
이때, 상기 p+ 불순물 영역(103)의 콘택홀 형성을 위한 마스크(108) 간의 폭(W1)은 상기 n+ 불순물 영역(104)의 콘택홀 형성을 위한 마스크(108) 간의 폭(W2)보다 상대적으로 크다.(W1>W2)
상기 콘택홀(109)의 형태는 원형, 타원형, 그리고 기타의 형태 중 어느 하나의 형태로 형성된다.
마지막으로, 상기 콘택홀(109)이 금속 물질로 채워져 도 3c에 도시된 바와 같이, 상기 반도체 기판(100)과 전기적으로 접속되는 금속 배선(110)이 형성된다. 상기 금속 물질은 텅스텐(W)과 TiN막 중 어느 하나이다.
여기서, 상기 금속 배선(110)을 형성하기 위한 방법에는, 첫 번째 방법으로 상기 콘택홀(109)의 양측벽 및 하부면과 상기 산화막(106) 상에 Ti막(도면에 미도시)을 형성한 후, 후속 열처리에 의해 상기 티타늄이 반도체 기판(100)의 실리콘(Si)과 반응하여 TiSix층 즉, 오믹층이 형성된다. 그리고, 상기 반도체 기판(100)과 반응하지 않은 상기 콘택홀(109) 양측벽과 산화막(106) 상의 Ti층을 제거하고 나서 상기 콘택홀(109)을 TiN 또는 TiN/W으로 채워 금속 배선을 형성하는 방법이 있다.
두 번째는, 상기 콘택홀(109)의 양측벽 및 하부면과 상기 산화막(106) 상에 Ti막과 TiN막을 차례로 증착한 후, 열처리함으로써 오믹층이 형성된다. 다음에 상기 콘택홀(109)을 W으로 채워서 금속 배선을 형성하는 방법이 있다.
그리고, 세 번째는 상기 콘택홀(109)의 양측벽 및 하부면과 상기 산화막(106) 상에 Ti막과 TiN막을 차례로 증착한 후, 바로 텅스텐을 증착하여 금속 배선을 형성한다. 그리고 나서, 후속 열처리 공정에서 상기 반도체 기판(100)의 Si과 Ti막이 반응하여 오믹층이 형성되는 방법 등이 있다.
상기 금속 배선(110)은 상술한 방법들 중 어느 하나의 방법에 의해 형성된다.
상기 TiSix이 오믹층으로 사용될 때, 후속 공정에서 가해지는 열처리시 TiSix층의 응집 작용에 의해 콘택홀의 크기가 작아져 콘택홀 바닥의 유효 접촉 면적을 감소시킴에 따라 종래에는 n+ 불순물 영역에 형성되는 콘택 저항의 증가는 완만한 값을 나타내지만, p+ 불순물 영역에 형성되는 콘택 저항은 급격하게 증가하게 된다.
따라서, 상술한 바와 같은 접촉 면적 감소에 따른 콘택 저항의 증가를 방지하기 위해 본 발명에서는 상기 마스크의 패턴폭을 다르게 함으로써, 상기 p+ 불순물 영역(103)에 형성된 콘택홀(109)의 크기(W1')를 상기 n+ 불순물 영역(104)에 형성된 콘택홀(109)의 크기(W2')보다 상대적으로 크게 형성할 수 있다.(W1'>W2')
예를 들어, 상기 p+ 불순물 영역에 여러 크기의 콘택홀이 형성되고, 상기 n+ 불순물 영역에도 여러 크기의 콘택홀이 형성되는 경우, 혹은 하나의 불순물 영역에만 여러 크기의 콘택홀이 형성되는 경우, 상기 p+ 불순물 영역에 형성되는 콘택홀 중 가장 작은 것은 상기 n+ 불순물 영역에 형성되는 콘택홀 중 가장 작은 것보다 크게 형성된다.
여기에서 생기는 칩 크기(chip size)의 증가분은 상기 n+ 불순물 영역(104)의 콘택홀 크기를 감소시킴으로써 상쇄시킬 수 있다.
상기 n+ 불순물 영역(104)에 형성되는 콘택홀(109)의 크기는 약 10% 범위 내로 감소시킬 수 있다. 예를 들어, 종래의 상기 p+ 불순물 영역(103)과 n+ 불순물 영역(104)에 형성되는 콘택홀의 크기가 약 200nm일 때, 본 발명의 실시예에 따라 형성된 n+ 불순물 영역(104)의 콘택홀을 약 170nm로 감소시킬 때, 상기 p+ 불순물 영역(103)의 콘택홀은 약 230nm까지 증가시킬 수 있다.
상기 p+ 불순물 영역(103)의 콘택홀(109)의 크기는 상기 n+ 불순물 영역(104)의 콘택홀(109)의 크기보다 10% 범위 내로 큰 크기를 갖는다.
도 3c를 참조하면, 상기 p+ 불순물 영역(103)과 인접하여 형성된 콘택홀(W1')은 상기 n+ 불순물 영역(104)에 인접하여 형성된 콘택홀(W2')보다 상대적으로 큰 크기를 갖는다.
따라서, 반도체 장치의 칩 크기의 증가 없이 p+ 불순물 영역의 콘택 저항을 감소시킬 수 있는 반도체 장치의 제조가 가능하다.
(제 2 실시예)
도 4a 내지 도 4d는 본 발명의 제 2 실시예에 따른 반도체 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 4a를 참조하면, 본 발명의 반도체 장치 및 그의 제조 방법은, 먼저 웰 형성용 마스크를 사용하여 반도체 기판(200) 내에 n형 웰(201) p형 웰(202)이 각각 형성된다.
불순물 영역 형성용 마스크를 사용하여 상기 n형 웰(201) 내에 p형 불순물 영역(203)이 형성되고, 상기 p형 웰(202) 내에 n+ 불순물 영역(204)이 형성된다.
상기 p+ 불순물 영역(203)에 주입되는 불순물은 보론(B)이고, 상기 n+ 불순물 영역(204)에 주입되는 불순물은 아세닉(As)과 포스포러스(P) 중 어느 하나이다.
다음으로, 상기 반도체 기판(200) 상에 절연막인 제 1 산화막(206)이 형성된다. 콘택홀 형성용 마스크(208)를 사용하여 상기 n+ 불순물 영역(204)의 일부가 노출될 때까지 상기 제 1 산화막(206)을 식각함으로써 도 4b에 도시된 바와 같이, 제 1 콘택홀(207)이 형성된다.
도 4c를 참조하면, 상기 제 1 콘택홀(207)을 금속 물질로 채우면 상기 반도체 기판(200)과 전기적으로 접속되는 플러그(209)가 형성된다. 상기 금속 물질은 텅스텐(W)과 TiN막 중 어느 하나이다.
상기 플러그(209)를 포함하여 상기 제 1 산화막(206) 상에 절연막으로 평탄한 상부 표면을 갖는 제 2 산화막(210)이 형성된다. 콘택홀 형성용 마스크(212)를 사용하여 상기 플러그(209)와 p+ 불순물 영역(203)의 일부가 노출될 때까지 상기 제 2 산화막(210)을 식각함으로써 제 2 콘택홀(213)이 형성된다.
이때, 상기 p+ 불순물 영역(103)의 콘택홀 형성을 위한 마스크(208)간의 폭(W1)은 상기 제 1 콘택홀 형성을 위한 마스크(208) 간의 폭(W2)보다 상대적으로 크다.
따라서, 상기 n+ 불순물 영역(204)에 형성되는 제 1 콘택홀(207)의 크기(W2')보다 상기 P+ 불순물 영역(203)의 제 2 콘택홀(213)의 크기(W1')가 상대적으로 더 크게 형성된다.(W1'>W2')
한편, 상기 p+ 불순물 영역(203)에 제 1 콘택홀(207')이 형성되어 플러그(208')가 형성되고, 상기 플러그(208')와 n+ 불순물 영역(204)에 제 2 콘택홀(211')이 형성되는 경우도 가능하다.(도면에 미도시)
즉, 상기 p+ 불순물 영역(203)의 제 1 콘택홀(207')의 크기(W1') 역시 상기 n+ 불순물 영역(204)의 콘택홀(213')의 크기(W2')보다 상대적으로 더 크게 형성된다.(W1'>W2')
상기 n+ 불순물 영역(204)의 콘택홀의 크기는, 상기 제 1 실시예에서 언급한 바와 같이, 10% 범위 내로 줄일 수 있고, 그 마진만큼 p+ 불순물 영역(203)의 콘택홀의 크기를 증가시킬 수 있다.
마지막으로, 상기 제 2 콘택홀(211')이 금속 물질로 채워져 도 4d와 같이, 콘택 전극(212)이 형성된다. 상기 금속 물질은 상기 플러그(209) 형성 물질과 동일한 물질이다.
도 4d를 참조하면, 상기 p+ 불순물 영역(203)에 형성된 콘택홀(W1')이 상기 n+ 불순물 영역(204)에 형성된 콘택홀(W2')보다 상대적으로 큰 크기를 갖는다.
본 발명은 n형의 불순물 영역에 형성하는 콘택홀의 크기를 감소시키고, 여기에서 생기는 마진 만큼 p형의 불순물 영역에 형성되는 콘택홀을 크게 형성함으로써, 칩 크기의 증가 없이 p형 불순물 영역에 형성되는 콘택 저항을 감소시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체 기판(100) 내에 제 1 도전형 웰(101)과 제 2 도전형 웰(102)을 각각 형성하는 단계와;
    상기 제 1 도전형 웰(101) 내에 제 1 불순물 영역(103)을 형성하는 단계와;
    상기 제 2 도전형 웰(102) 내에 제 2 불순물 영역(104)을 형성하는 단계와;
    상기 반도체 기판(100) 상에 절연층(106)을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 제 1 불순물 영역(103)과 제 2 불순물 영역(104)의 일부가 각각 노출될 때까지 상기 절연층(106)을 식각하여 콘택홀(109)을 형성하되, 상기 제 1 불순물 영역(103)에 형성하는 콘택홀(109)의 크기를 상기 제 2 불순물 영역(104)에 형성하는 콘택홀(109)의 크기보다 상대적으로 크게 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전형 웰(101)은 n형 웰이고, 상기 제 2 도전형 웰(102)은 p형 웰인 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 불순물 영역(103)은 p형이고, 제 2 불순물 영역(104)은 n형인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 불순물 영역(103)에 도핑되는 불순물은 보론(B)이고, 상기 제 2 불순물 영역(104)에 도핑되는 불순물은 아세닉(As)과 포스포러스(P) 중 어느 하나인 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 불순물 영역은 상기 제 2 불순물 영역보다 10% 범위 이상으로 큰 크기를 갖는 반도체 장치의 제조 방법.
  6. 반도체 기판(100)과;
    상기 반도체 기판(100) 내에 형성된 제 1 도전형 웰(101)과;
    상기 반도체 기판(100) 내에 형성된 제 2 도전형 웰(102)과;
    상기 제 1 도전형 웰(101) 내에 형성된 제 1 불순물 영역(103)과;
    상기 제 2 도전형 웰(102) 내에 형성된 제 2 불순물 영역(104)과;
    상기 반도체 기판(100) 상에 형성된 절연막(106)과;
    상기 절연막(106)을 뚫고 상기 제 1 불순물 영역(103)과 제 2 불순물 영역(104)에 각각 전기적으로 연결된 콘택 전극(110)들을 포함하되,
    상기 제 1 불순물 영역(103)에 형성된 콘택홀(W1')이 상기 제 2 불순물 영역(104)에 형성된 콘택홀(W2')보다 상대적으로 큰 크기를 갖는 반도체 장치.
  7. 반도체 기판(100) 내에 제 1 도전형 웰(101)과 제 2 도전형 웰(102)을 각각 형성하는 단계와;
    상기 제 1 도전형 웰(101) 내에 제 1 불순물 영역(103)을 형성하는 단계와;
    상기 제 2 도전형 웰(102) 내에 제 2 불순물 영역(104)을 형성하는 단계와;
    상기 반도체 기판(200) 상에 절연층(206)을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 제 2 불순물 영역(204)의 일부가 노출될 때까지 상기 절연층(206)을 식각하여 제 1 콘택홀(207)을 형성하는 단계와;
    상기 제 1 콘택홀(207)을 금속 물질로 채워 반도체 기판(200)과 전기적으로 접속되는 플러그(208)를 형성하는 단계와;
    상기 플러그(208)를 포함하여 상기 제 1 절연층(206) 상에 제 2 절연층(210)을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 플러그(208)와 제 1 불순물 영역(203)의 일부가 각각 노출될 때까지 상기 제 2 절연층(203)을 식각하여 제 2 콘택홀(211)을 형성하되, 상기 제 2 불순물 영역(204)에 형성하는 제 1 콘택홀(207)의 크기보다 상기 제 1 불순물 영역(203)에 형성하는 제 2 콘택홀(211)의 크기를 상대적으로 더 크게 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 반도체 기판(100) 내에 제 1 도전형 웰(101)과 제 2 도전형 웰(102)을 각각 형성하는 단계와;
    상기 제 1 도전형 웰(101) 내에 제 1 불순물 영역(103)을 형성하는 단계와;
    상기 제 2 도전형 웰(102) 내에 제 2 불순물 영역(104)을 형성하는 단계와;
    상기 반도체 기판(200) 상에 절연층(206)을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 제 1 불순물 영역(203)의 일부가 노출될 때까지 상기 절연층(206)을 식각하여 제 1 콘택홀(207')을 형성하는 단계와;
    상기 제 1 콘택홀(207')을 금속 물질로 채워 반도체 기판(200)과 전기적으로 접속되는 플러그(208')를 형성하는 단계와;
    상기 플러그(208')를 포함하여 상기 제 1 절연층(206) 상에 제 2 절연층(210)을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 플러그(208')와 제 2 불순물 영역(204)의 일부가 각각 노출될 때까지 상기 제 2 절연층(210)을 식각하여 제 2 콘택홀(211')을 형성하되, 상기 제 2 불순물 영역(204)에 형성하는 제 2 콘택홀(211')의 크기보다 상기 제 1 불순물 영역(203)의 제 2 콘택홀(207')의 크기를 상대적으로 더 크게 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 반도체 기판(200)과;
    상기 반도체 기판(200) 내에 형성된 제 1 도전형 웰(201)과;
    상기 반도체 기판(200) 내에 형성된 제 2 도전형 웰(202)과;
    상기 제 1 도전형 웰(201) 내에 형성된 제 1 불순물 영역(203)과;
    상기 제 2 도전형 웰(202) 내에 형성된 제 2 불순물 영역(204)과;
    상기 반도체 기판(200) 상에 형성된 제 1 절연막(206)과;
    상기 제 1 절연막(206)을 뚫고 상기 제 2 불순물 영역(204)과 전기적으로 연결된 플러그(209)와;
    상기 플러그(209)와 상기 제 1 절연막(206) 상에 형성된 제 2 절연막(210)과;
    상기 제 2 절연막(210)을 뚫고 상기 제 1 불순물 영역(203)과 플러그(209)에 각각 전기적으로 연결된 콘택 전극들(214)을 포함하되,
    상기 제 1 불순물 영역(203)에 형성된 콘택홀(W1')이 상기 제 2 불순물 영역(204)에 형성된 콘택홀(W2')보다 상대적으로 큰 크기를 갖는 반도체 장치.
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