TW417237B - Method for fabricating contact electrode of the semiconductor device - Google Patents
Method for fabricating contact electrode of the semiconductor device Download PDFInfo
- Publication number
- TW417237B TW417237B TW088106494A TW88106494A TW417237B TW 417237 B TW417237 B TW 417237B TW 088106494 A TW088106494 A TW 088106494A TW 88106494 A TW88106494 A TW 88106494A TW 417237 B TW417237 B TW 417237B
- Authority
- TW
- Taiwan
- Prior art keywords
- contact window
- impurity region
- window opening
- insulating layer
- contact
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
A7 A7 經濟部智慧財產局員工消費合作社印製 B7___ 五、發明說明(i) 本發明是有關於一種製造半導體元件的方法,且特別是 有關於一種接觸窗電極(contact electrode)的製造法u 當動態隨機存取記憶體(dynamic random access inemory-DRAM)逐漸縮小時,可藉由金屬製位元線來提升品質以及 縮小晶片的尺寸。相對於傳統由多晶矽與矽化鎢(\\^^)疊 層(overlaid)而成的位元線,金屬位元線會具有較低的片電 阻(sheet resistance) 0 因此,在相同的片電阻之下,金屬位元線的佈線圖可 以比傳統位元線的佈線圖更加精細。進一步而言,在N型 雜質區上所形成的接觸窗(a contact),其電阻會比傳統接觸 窗的電阻低。而接觸窗亦可形成於P型雜質區上。 第1圖顯示一習知的半導體元件圖,而第2A圖及第2B 圖則顯示對於每一雜質區(在750°C下回火100分鐘)之接觸 電阻與接觸窗尺寸的關係。 在第1圖中顯示,N型井11與P型井12分別形成於基 底(substrate) 10上。接著,利用定義雜質區之罩幕,P+型雜 質區13及N,型雜質區14分別被形成於N型井11與P型 井]2之內。 在P+型雜質區13中植入的是硼,而在N+型雜質區14 中則可植入砷或磷。 另外,有-當作絕緣層之用的氧化層16形成於基底1〇 上,並且利用定義接觸窗開口之罩幕,蝕刻氧化層16直 至分別曝露出P+型雜質區13及型雜質區14以形成接觸 窗開口 Π。在尸型雜質區1.3及N+型雜質區14形成的接 4 本紙張尺度適用+國國家標準(CNS)A4規格(210 X 297公釐) 裝--------訂---------線 (請先閱讀背面之注音?事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 417237 a? ^ 4728pif.doc/O06 五、發明說明(2 ) 觸窗開口 π寬度相同,均爲w。之後,在將金屬材料塡 入接觸窗17中形成金屬導線18。 形成金屬導線的方法敘述如下: (1) 先在接觸窗開口 17的側壁與底部,以及氧化層!6之上 形成一鈦金屬層(未繪於圖中)。之後,進行回火(anneal) 處理,讓鈦與基底ίο的矽發生反應以形成矽化鈦msix) 層(即歐姆層-ohtrnc layer)。接著,移除在接觸窗開口 17 上未與基底10的矽反應的鈦層,以及移除氧化層16上 的鈦層。最後,在接觸窗開口 17內塡入氮化鈦(ΤΊΝ)或 氮化鈦/鎢(W)而形成金屬導線。 (2) 先在接觸窗開口 Π的側壁與底部,以及氧化層16之上 依序沉積一鈦層及一氮化鈦層,然後1進行回火處理 形成一歐姆層。最後,在接觸窗開口 17內塡入鎢而形 成金屬導線。 (3) 先在接觸窗17的側壁與底部,以及氧化層16之上沉積 一鈦層及-氮化鈦層,然後,直接沉積鎢形成金屬導 線u之後,再進行回火處理形成一歐姆層: 金屬導線18的製法司採用上述的任一種方法而成。 假如矽化鈦(TiSis)層被當成歐姆層,而Γ型雜質區13 又是硼離子摻雜型,在之後的回火處理中,其會彼此反應 形成硼化鈦(TiB)» 因爲硼化鈦是非導體,所以接觸電阻會增加。而基於 硼離子摻雜型的汲極,摻雜濃度被降低,因此電阻會增加。 •M外,爲降低表面區域的能量,砂化駄(T i S i x)層被凝集 5 本紙張反度適用中國國家標準(CNS)A·!規格(2〗0 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) I --I-----^---------. 經濟部智慧財產局員工消費合作社印製 417237 A7 4728pif.doc/006 ^ 五、發明說明() (agglomerated),因此,有效連接面積變小而阻値也會增加。 而N1型雜質區所摻雜的砷或磷則不會與矽化鈦層反應。 如第2A圖及2B所示,若接觸窗直徑大於0.3μιΉ,則N 型雜質區14的接觸電阻約小於300Q/CNT,而Ρ型雜質區 13的接觸電阻約小於800Q/CNT。 但是,當接觸窗開口直徑小於〇.15μπι時,Ρ型雜質區 13的接觸電阻會極大於Ν型雜質區14的接觸電阻,如第 2Α圖至2Β所示。因此,假如在設計之元件中Ρ型雜質區 的接觸電阻並不要超過5000Q/CNT,晶片尺寸應增加以降 低接觸電阻=而本發明即是要避免此情況而產生。 本發明主要在提供一種能夠降低在P型雜質區所產生 的接觸電阻,但是卻不須增加晶片尺寸的方法。 根據本發明,其方法包括在半導體基底上分別形成第 一及第二導電井;在第一及第二導電井上分別形成第一及 第二雜質區;在半導體基底上形成絕緣層;使用定義接觸 窗開口之罩幕,軸刻絕緣層,使曝露出第一及第一雑質區 而形成接觸窗開口。其中,第一雜質區的接觸窗開口大於 第二雜質區的接觸窗開口。 根據本發明,其方法包括一半導體基底;在半導體基 底上形成第一及第二導電井:在第一及第二導電井上分別 形成第一及第二雜質區;在半導體底材上形成形成絕緣 層;複數個接觸電極藉由穿透過絕緣層分別電性連接第一 及第二雜質區。其中,第一雜質區的接觸窗開口大於第二 雜質區的接觸窗開口。 6 本紙張尺度適用中國囷家標準(CNS)A4規格(2】〇χ297公釐) t--------訂---------線1 (請先閱讀背面之注意事項再填寫各頁) A7 B7
4728pit.doC 五、發明說明(Μ ) 根據本發明,其方法包括在半導體基底上形成第一及 第二導電井;在第一及第二導電井上分別形成第一及第二 雜質區;在半導體基底上形成形成第一絕緣層;使用定義 接觸窗開口之罩幕,蝕刻第一絕緣層,使曝露出第二雜質 區而形成第一接觸窗開口;將金屬物質塡入第一接觸窗開 口以形成接觸窗插塞且電性連接至半導體基底;在第一絕 緣層上(含接觸窗插塞)形成第二絕緣層;用定義接觸窗開 口之罩幕,蝕刻第二絕緣層,使曝露出第一雜質區而形成 第二接觸窗開口,其中,在第一雜質區的第二接觸窗開口 大於第二雜質區的第一接觸窗開口。 根據本發明,其方法包括在半導體基底上形成第一及 第二導電井;在第一及第二導電井上分別形成第一及第二 雜質區;在半導體基底上形成形成第一絕緣層:使用定義 接觸窗開口之罩幕,蝕刻第一絕緣層,使曝露出第一雜質 區而形成第一接觸窗開口;將金屬物質塡入第一接觸窗開 口以形成接觸窗插塞而電性連接至半導體基底;在第一絕 緣層上(含接觸窗插塞)形成第二絕緣層;用定義接觸窗開 口之罩幕,蝕刻第二絕緣層,使曝露出接觸窗插塞及第二 雜質區而形成第二接觸窗開口,其中,在第一雜質區的第 一接觸窗開口大於第二雜質區的第二接觸窗開I.J。 根據本發明,其方法包括一半導體底材;在半導體基 底h形成第一及第二導電井;在第一及第二導電井上分別 形成第一及第二雜質區:在半導體基底上形成形成第一絕 緣層;藉由滲透,接觸窗插塞穿過第·一絕緣層與第二雜質 (請先閱讀背面之注意事項再填寫本頁) 裝 ---I---訂---------線-* 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中圉國家標準(CNS)A4規格(210x297公釐) 4728pit'.doc/006 B? 4728pit'.doc/006 B? 經濟部智慧財產局員工消費合作社印製 五、發明說明(e:) 區電性連接;在第一絕緣層上(含接觸窗插塞)形成第二絕 緣層:將接觸電極電性連接至插塞及第一雜質區,其中, 在第一雜質區的接觸窗開「」大於第二雜質區的接觸窗開 □。 而所欲表達的新穎方法是,使用定義接觸窗開口之罩 幕,蝕刻一絕緣層,而使曝露出第一及第二雜質區以形成 接觸窗開口。而且,在第--雜質區的接觸窗開口要大於第 二雜質區的接觸窗開口。 根據這個方法,由於在尺寸製作的不同,在p型雜質 區的接觸窗開口尺寸會增加,而在N型雜質區的接觸窗開 口尺寸則會減小,藉此,可以降低P型雜質區的接觸電阻, 卻不必增大晶片尺寸。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂, 下文特舉一較佳實施例,並配合所附圖式,作詳細說明如 下: 圖式之簡單說明: ‘第1圖係一習知的接觸電極與半導體元件剖面圖; 第2A至2B圖係顯示在每一雜質區的接觸電阻與接觸窗開 口尺寸之關係; 第3A至3C圖及第4A至4D圖係顯示本發明之半導體元 件製造流程圖。 圖示標記說明: 10、 100、200 :半導體基底 11、 101、201 : N型導體井 8 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------------t------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 417237 A7 4728pif.d〇c/006 B7 五、發明說明(g ) 12、 102、202 : P型導體井 13、 103、203 : N型雜質區 14、 104 ' 204 : P型雜質區 16、106、206、210 :氧化絕緣層 Π、109 ' 207、213 :接觸窗 18、110、209 ' 214 :金屬導線 108、208、212 :定義接觸窗開口之罩幕 實施例一: 第3A至3C圖逐一顯示實施例一之半導體元件製造流 程。 首先,在第3A圖中說明,利用井(well)的罩幕’在一 半導體基底100上分別形成一 N型井101及一 P型井1〇2。 利用雜質區罩幕,在N型井101上進行硼摻雜而形成P+型 雜質區103 ;利用砷或磷在P型井102上進行摻雜而形成 N+型雜質區104。 接著,在第3B圖中說明,在半導體基底100上形成一 氧化絕緣層106。並且利用定義接觸窗開口之罩幕1〇8’ 鈾刻絕緣層106,使P+型雜質區103及N+型雜質區丨〇4 B 露出來,藉以形成接觸窗開口 109。其中,在定義接觸窗 開口之罩幕108上,P+型雜質區103的接觸窗開口寬度W1 大於N +型雜質區104的接觸窗開口寬度W2(W1> W2)。而 接觸窗開U 109的外形則可選擇圓形、橢圓形和其他形狀。 最後,在第3C圖中說明,在接觸窗開口 109內塡充入 金屬材料以形成連接至乍導體基底100之金屬導線110° 9 本紙張尺度適用中國國家樣準(CNS)A4規格297公釐) --------------------^---------^ (請先閱讀背面之注意事項再填寫本頁) A7 B7 4728pif 五、發明說明(q) 其金屬導線材質爲鎢或氮化欽。 可形成金屬導線110的方法敘述如下: (1) 先在接觸窗開口 109的側壁與底部,以及氧化層106之 上形成一鈦層(沒有在圖中顯示出來)。之後,進行回火 處理,讓鈦與基底的矽發生反應以形成矽化鈦(TiSu)層 (即歐姆層-ohmic layer)。接著,移除在接觸窗開口 109 上未與基底的矽反應的鈦,以及移除氧化層106上的鈦 金屬層。最後,在接觸窗開口 109內塡入氮化鈦(TW)或 氮化鈦/鎢(W)而形成金屬導線。 (2) 先在接觸窗開口 1〇9的側壁與底部,以及氧化層106之 上沉積一鈦層及一氮化鈦層,然後,進行回火處理形成 一歐姆層。最後,在接觸窗開口:i〇9內塡入鎢而形成金 屬導線。 (3) 先在接觸窗開口 109的側壁與底部,以及氧化層106之 上沉積一鈦層及一氮化鈦層,然後,直接沉積鎢形成金 屬導線。之後,再進行回火使鈦與基底100之矽反應以 形成一歐姆層。 金屬導線的製法可採用上述的任一種方法而成。 假如矽化鈦(TuSix)層被當成歐姆層,因爲接下來的回火 處理會使矽化鈦凝集,使得接觸窗開口尺寸變小,因此接 觸窗開口底部的有效接觸面積變小。這個現象通常會使得 N +型雜質區的接觸電阻緩慢增加,而p+型雜質區的接觸 電阻卻迅速增加。 因此’爲了抑制接觸電阻隨接觸面積減小而增加的情 10 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公楚) ------------- --------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 經濟部智慧財產局員工消費合作社印製 4728pir.doc,O06 B7 五、發明說明(ί ) 況,本發明採用了接觸窗開口寬度不同的方法去改善。基 於,罩幕層上接觸窗開口寬度的不同’所以在P+型雜質區 103的接觸窗開口 109寬度W1’會大於N+型雜質區丨〇4的 接觸窗開口寬度W2’(W1’> W2’卜 因此,比如有在P+型雜質區及N+型雜質區,或在一雜 質區上分別形成具有不同尺寸的複數個接觸窗開口時,在 P+型雜質區的最小接觸窗開口會比N+型雜質區的最大接 觸窗開口還大。所以,因接觸電阻改變而須要增大晶片尺 寸的要求,就可以被縮小N+型雜質區接觸窗開口尺寸的 作法而抵消掉。 N +型雜質區接觸窗開口的尺寸可以被減小在10%的範圍 左右。比如,傳統的P+型丨03及N+型104雜質區的接觸 窗開口尺寸約爲200nm,而在本發明中,N+型雜質區接觸 窗開口則爲n〇nm,P+型雜質區接觸窗開口則爲230nm。 而P+型雜質區103接觸窗開口 109則大於N+型雜質區104 接觸窗開口 109約10%左右。 請參照第3C圖,在P+型雜質區103上形成的接觸窗開 口 109寬度W1’大於在N+型雜質區104上形成的接觸窗開 口 109 寬度 W2’。 因此,半導體元件的製作便可以在不增大晶片尺寸的情 況下降低接觸電阻。 實施例二: 第4A至4D圖逐一顯示實施例二之半導體元件製造流 程。 本紙張尺度適用中國國家標準(CNS)/V1規格(210 X 297公釐) --------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Ρ_!!!1ΪΤ237_Β7___ 五、發明說明(’) 首先,在第4A圖中說明,利用井(well)的罩幕’在一半 導體基底200上分別形成.一 N型井201及一 P型井202。 利用雜質區罩幕,在N型井201上進行硼摻雜而形成P + 型雜質區203 ;在P型井202上進行砷或磷摻雜而形成N+ 型雜質區204。 接著,在第4B圖中說明,在一半導體基底200上形成 一氧化絕緣層206。並且利用定義接觸窗開口之罩幕208, 蝕刻此第一氧化絕緣層206,直至N+型雜質區204曝露出 來,藉以形成第一接觸窗開口 207。 在第4C圖中,接觸窗開口內塡入金屬材料以形成電性 連接至半導體基底2⑻之接觸窗插塞209。其金屬材料爲 鶴或氮化欽。 在第一氧化絕緣層206(含接觸窗插塞209)上形成一第二 氧化絕緣層210。此第二氧化絕緣層210具有平坦的表面。 接著,利用定義接觸窗開口之罩幕2丨2,蝕刻此第二氧化 絕緣層210,直至接觸窗插塞209及P+型雜質區203曝露 出來,藉以形成第二接觸窗開口 213。 由於在P+型雜質區203上,定義接觸窗問口之罩幕212 上的接觸窗開口尺寸W1大於接觸窗罩幕208上的接觸窗 開口尺寸W2,因此,在P+型雜質區203上的接觸窗開口 尺寸W1’會大於N +型雜質區204上的接觸窗開口尺寸 W2,(W1,> W2,)。 也可以先在P1型雜質區203上形成第一接觸窗開□ 207, 及接觸窗插塞208’,然後再於N+型雜質區204及接觸窗插 ---^--------訂---------線「 (晴先閱讀背面之注意事項再填窝本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(2】0 X 297公釐) A7 B7 五、發明說明(/c〇 塞208’上形成第二接觸窗開口 211,(沒有在圖中顯示出 來)。也就是說,第一接觸窗開口 207,的尺寸W1’一樣會大 於第二接觸窗開口 21Γ的尺寸W2,(Wl’> W2’)。 如實施例一的描述,N+型雜質區204接觸窗開口的尺寸 可以減少丨0%左右,也就是說,P+型雜質區203接觸窗 開口的尺寸得以增加這個量。 最後,在第4D圖中,以金屬材料塡充入第二接觸窗開 口 213而形成接觸電極214,其所使用的金屬材料與形成 接觸插塞209的材料相同。同時,在P+型雜質區203上的 接觸窗開口尺寸W Γ大於ΝΓ型雜質區204上的接觸窗開口 尺寸W2’。 根據本發明,N+型雜質區上的接觸窗開口尺寸會被縮 小,但是P+型雜質區上的接觸窗開口尺寸則會加大,藉以 降低接觸電阻,而不必加大晶片尺寸。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作各種之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注意事項再填寫本頁) -裝------ 訂---------線 經濟部智慧財產局員工消費合作社印製 13 本紙張尺度適用中囫國家標準(CNS)A4規格(210 x 297公釐)
Claims (1)
- nmi 4728pif.doc.O06 AS H8 ΓΧ L)S 申請專利範圍 1.一種製造半導體元件的、方法,其步驟包括: 分別形成 底內; 井及 導體井於一半導體基 形成一第一雜質區於該第一導體井內; 形成一第二雜質區於該第二導體井內; 形成一絕緣層於該半導體基底上;d' \气 π用 定義接觸窗開口之罩幕,蝕刻該絕緣層,直至 雜質區而形成接觸窗開 •其ΐ,在該第=:雜質區形成的該接觸窗開口大於該第 nk形成的該接觸窗開口。 • · 該第一導 2. 如專利申請範圍第1項所述之方法 井爲N型井,而該第二導體井爲P型井丨 3. 如專利申請範圍第1項所述之方法 區爲P型,而該第二雜質區爲N型。_ 4. 如專利申請範圍第1項所述之方法,其中,該第一雜 第一雜 诗尤^.讀':'」而.ν-;>Αΐ.項再填碎木ΐ 裝 經濟部智慧財產局員工消費合作社印製 厂二雜質區爲砷或磷摻雜。 5. 利申請範圍第1項所述之方法,其中,該第 質區的大於該第二雜質區的尺寸範圍10%以上。 6. 二半^體元件,包括: -ίΛ體基底; 一第一導體井,形成於該半導體基底內; 一第二導體井,形成於該半導體基底内; 一第一雜質區1該第一雜質區形成於該第一導體井 質區譬雜,而該 雜 14 本紙張又度適用中國國家標準(「咕)以規格(2丨0\2<^公釐) s H, 8 -Hi Λ ΒΓ D 417237 六、申請專利範圍 內; t-fn間讀背而之·.f-e事項再填寫木頁j 一第二雜質區,該第二雜質區形成於該第二導體井 內; 一絕緣層,該絕緣層形成於該半導體基底上;以及, 複數個接觸電極,該接觸電極穿越透過該絕緣層而分 別與該第一雜質區及該第二雜質區電性連接, 其中,在該第一雜質區形成的一接觸窗開口大於該第 二雜質區形成的一接觸窗開口。 7.—種製造半導體元件的方法,其步驟包括: 形成一第一導體井及一第二導體井於一半導體基底 內; 形成一第一雜質區於該第一導體井內; 形成一第二雜質區於該第二導體井內; 形成一第一絕緣層於該半導體基底上; 利用一定義接觸窗開□之罩幕,蝕刻該第一絕緣層, 直至曝露出該第二雜質區而形成一第一接觸窗開口; 塡入金屬材料於該第一接觸窗開口而形成一接觸窗插 塞,並且該接觸窗插塞電性連接該半導體基底; 經濟部智慧財產局員工消費合作社印製 形成一第二絕緣層於該第一絕緣層及該接觸窗插塞之 上;以及, 利用一定義接觸窗開口之罩幕,蝕刻該第^絕緣層, 直至曝露出該第一雜質區而形成一第二接觸窗開口, 其中,在該第一雜質區形成的該第二接觸窗開口大於 該第二雜質區形成的該第一接觸窗開口。 本纸張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) 六、申請專利範圍 8.—種製造半導體元件的方进,其步驟包括: 形成一第一導體井及一第二導體井於一半導體基底 內; 形成一第…雜質區於該第一導體井內; 形成一第二雜質區於該第二導體井內; 形成一第一絕緣層於該半導體基底上; 利用一定義接觸窗開口之罩幕,蝕刻該第一絕緣層, 直至曝露出該第一雜質區而形成一第一接觸窗開口; 塡入金屬材料於該第一接觸窗開口而形成一接觸窗插 塞,並且該接觸窗插塞電性連接該半導體基底; 形成一第二絕緣層於該第一絕緣層及該接觸窗插塞之 上;以及, 利用一定義接觸窗開U之罩幕,蝕刻該第二絕緣層, 直至曝露出該接觸窗插塞及該第二雜質區而形成該第二接 觸窗開口, ,在該第一雜質區形成的該第一接觸窗開口大於 該區形成的該第二接觸窗開口 ° 9.4·^體元件,包括: --4\導-基底; 、· · ·〆, —第Y導體井,形成於該半導體基底內; 一第二導體井,形成於該半導體基底內; --第-雜質區,該第一雜質區形成於該第·導體井內; 一第二雜質區,該第二雜質區形成於該第二導體井內; 一第一絕緣層,該第一絕緣層形成於該半導體基底上; i·先閱讀"而.·/"-意事^4填寫木ΐ 裝 經濟部智慧財是局員工消費合作社印製 本紙張尺度適用中國國家標率(CNS ) Α4現格(210 X 297公釐) AS 六、申請專利範圍 一個接觸窗插塞,該接觸接觸窗插塞穿透過該第一絕 緣層而與該第二雜質區電性連接; 一第二絕緣層,該第二絕緣層形成於該第一絕緣層及 該接觸窗插塞之上;以及, 複數個接觸電極,該接觸電極分別與該第一雜質區及 該接觸窗插塞電性連接, 其中,在該第一雜質區形成的一接觸窗開口大於該第 二雜質區形成的一接觸窗開口。 一.先^讀片而'''"意害.;?1'-填究"吾 經濟部智慧財4局員工消費合作社印製 本紙張尺度適用中國國家標隼(CNS ) Λ4規格(210κ2<^公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980025173A KR100268410B1 (ko) | 1998-06-29 | 1998-06-29 | 반도체 장치 및 그의 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW417237B true TW417237B (en) | 2001-01-01 |
Family
ID=19541664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088106494A TW417237B (en) | 1998-06-29 | 1999-04-23 | Method for fabricating contact electrode of the semiconductor device |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP3955415B2 (zh) |
KR (1) | KR100268410B1 (zh) |
TW (1) | TW417237B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100505656B1 (ko) * | 2002-12-10 | 2005-08-04 | 삼성전자주식회사 | 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법 |
KR101010467B1 (ko) * | 2007-09-10 | 2011-01-21 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성방법 |
-
1998
- 1998-06-29 KR KR1019980025173A patent/KR100268410B1/ko not_active IP Right Cessation
-
1999
- 1999-04-23 TW TW088106494A patent/TW417237B/zh not_active IP Right Cessation
- 1999-06-28 JP JP18245999A patent/JP3955415B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20000003873A (ko) | 2000-01-25 |
KR100268410B1 (ko) | 2000-10-16 |
JP3955415B2 (ja) | 2007-08-08 |
JP2000031087A (ja) | 2000-01-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW454339B (en) | Semiconductor integrated circuit apparatus and its fabricating method | |
JP2000307084A5 (zh) | ||
TW200303092A (en) | Trench MOSFET device with polycrystalline silicon source contact structure | |
TW527693B (en) | Semiconductor integrated circuit device and its manufacturing method | |
TW405165B (en) | Method for producing a self-aligned contact | |
TW511235B (en) | Methods of forming a contact structure in a semiconductor device | |
TW379417B (en) | Buried bitline structure and the manufacture method | |
TW294839B (en) | Semiconductor integrated circuit apparatus | |
TW548832B (en) | Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device | |
TW313682B (zh) | ||
TW417237B (en) | Method for fabricating contact electrode of the semiconductor device | |
TW476999B (en) | Semiconductor structures and manufacturing methods | |
TW412794B (en) | Manufacturing method of semiconductor devices | |
TW466674B (en) | Manufacturing method and structure of cylindrical capacitor | |
TW395050B (en) | Method of manufacturing the capacitor of dynamic random access memory (DRAM) | |
TW529162B (en) | Integrated circuit-arrangement with at least one capacitor and its production method | |
TWI306303B (en) | Method for preparing memory structure | |
TW200949995A (en) | Method of manufacturing semiconductor memory apparatus and semiconductor memory apparatus manufactured thereby | |
US6229214B1 (en) | Method for fabricating contact electrode of the semiconductor device | |
TW466692B (en) | A method of manufacturing a semiconductor device | |
TW389997B (en) | Method for producing DRAM device | |
TW462117B (en) | Dynamic random access memory and the method for fabricating thereof | |
TW405167B (en) | Method for manufacturing a self-aligned T-type gate electrode semiconductor with air spacer | |
TW510041B (en) | Semiconductor device having a channel-cut diffusion region in a device isolation structure | |
TW382792B (en) | Method and structure for making bottom electrode of capacitor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |