KR20000003581A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 소자에서 워드 라인을 리페어할 경우 블럭선택 어드레스를 이용하여 퓨즈 박스의 갯수를 줄임으로써 전체적인 레이아웃 면적을 감소시키도록 한 반도체 메모리 장치에 관한 것으로, 프로그램된 다수의 퓨즈박스와; 입력되는 블럭선택 어드레스에 의해 상기 다수의 퓨즈박스중 어느 하나를 택일적으로 선택하는 선택수단과; 상기 선택수단을 매개로 상기 다수의 퓨즈박스에 접속되고, 상기 다수의 퓨즈박스중에서 어느 한 퓨즈박스가 선택되어 리페어할 번지지정된 퓨즈가 끊어짐에 따라 노멀 로오 디코더신호를 출력하는 노멀 로오 디코더 및; 상기 블럭선택 어드레스에 의해 상기 노멀 로오 디코더로부터 전송되는 신호의 전달을 결정하는 신호전달소자와, 상기 신호전달소자의 출력단과 전원전압단 사이에 접속되어 리페어동작을 수행하지 않을 경우에 상기 블럭선택 어드레스에 의해 상기 신호전달소자의 출력단의 플로팅을 방지하는 플로팅 방지소자를 갖추고서, 상기 노멀 로오 디코더의 노멀 로오 디코더신호를 입력받아 리페어할 워드 라인을 구동시키는 리페어 워드라인 드라이버를 구비하고; 상기 퓨즈박스와 노멀 로오 디코더를 4개 이상의 셀 어레이 블럭당 하나씩 배치시킴으로써, 전체적인 레이아웃 면적을 감소시키고 버스 라인도 단순화시킨다.

Description

반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 전체 칩의 레이아웃 면적을 감소시키도록 한 반도체 메모리 장치에 관한 것이다.

일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀(Cell)중에서 어느 한개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다.

따라서, 이 경우 미리 디램내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(Yield)을 높이는 리던던시 방식(리페어 방식)을 채용하고 있다.

특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이 블럭별로 설치해 두는데, 예를 들어 16 메가 디램의 경우 256K 셀 어레이마다 예비 로우 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로 된 메모리 셀을 로오(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용된다.

도 1은 종래의 노멀 로오 디코더 및 퓨즈 박스의 회로도로서, 노멀 로오 디코더(10)는 로오 어드레스 스트로브 프리차지 딜레이드 펄스(RAS Precharge Delayed Pulse; ras_pcgd) 신호가 입력됨에 따라 노멀 로오 디코더신호(nrd; Normal Row Decoder)를 "로우(L)"상태로 프리차지시키는 프리차지 수단(12)과, 이 프리차지 수단(12)의 일단(N1)에 접속되어 "하이(H)"레벨의 서브-어레이 블럭 지정신호(asp)가 입력되면 턴온되는 스위칭 수단(MN1; NMOS 트랜지스터)과, 이 스위칭 수단(MN1)의 후단과 접지전원단 사이에 설치되고 일단이 복수의 퓨즈(f1∼f16)를 내장한 퓨즈 박스(20)의 공통접속노드(N3)에 접속되어 복수의 퓨즈중의 어느 한 퓨즈라도 끊어진 후 상기 스위칭 수단(MN1)이 턴온되면 상기 노멀 로우 디코더(nrd) 신호를 "하이"상태로 천이시키는 리던던시 제어수단(14)으로 구성된다.

여기서, 상기 프리차지 수단(12)는 게이트가 로오 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호단에 접속되어 그 로오 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호가 "로우"상태로 입력되면 턴온되어 전원전압(Vcc)을 제 1노드(N1)로 전송하는 PMOS형 트랜지스터(MP1)와, 그 제 1노드(N1)와 노멀 로오 디코더신호(nrd)의 출력단(N2) 사이에 접속되어 상기 제 1노드(N1)의 전위레벨을 반전시켜 노멀 로오 디코더신호(nrd)로서 출력시키는 제 1인버터(IV1) 및, 상기 제 1노드(N1)와 제 2노드(N2) 사이에 접속되어 제 1인버터(IV1)의 출력신호를 반전시켜 제 1인버터(IV1)의 입력측으로 피드백시키는 제 2인버터(IV2)로 구성된다.

그리고, 상기 리던던시 제어수단(14)은 로오 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호의 "로우/하이"상태에 상관없이 항상 "하이"레벨의 신호를 상기 퓨즈 박스(20)로 출력시키는 프리차지부(14a)와, 상기 스위칭 수단(MN1)과 접지전압단 사이에서 상기 프리차지부(14a)의 출력신호를 입력신호로 하여 리페어(리던던시) 동작시 상기 스위칭 수단(MN1)을 매개로 상기 프리차지 수단(12)의 제 1노드(N1)에 걸린 전원전압(Vcc)을 접지로 바이패스시키는 스위칭 소자(MN2; NMOS트랜지스터)로 구성된다.

상기 프리차지부(14a)는 전원전압단(Vcc)과 출력측(제 3노드(N3)) 사이에서 게이트가 로오 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호단에 접속된 제 1MOS형 트랜지스터(MP2; PMOS트랜지스터)와, 이 제 1MOS형 트랜지스터(MP2)의 턴온/턴오프상태에 따라 인가되는 신호레벨을 반전시키는 인버터(IV3) 및, 전원전압단(Vcc)과 출력측(즉, 제 3노드(N3)) 사이에서 게이트가 상기 인버터(IV3)의 출력측에 접속된 제 2MOS형 트랜지스터(MP3; PMOS트랜지스터)으로 이루어진다.

한편, 퓨즈 박스(20)는 일단이 공통으로 상기 스위칭 소자(MN2)의 게이트에 접속된 복수의 퓨즈(f1∼f16)와, 이 복수의 퓨즈(f1∼f16)와 접지전원단 사이에 접속설치되어 상기 복수의 퓨즈(f1∼f16) 각각에 대해 해당하는 글로벌 X-어드레스 신호(gxa234<7:0>, gxa567<7:0>)가 입력됨에 따라 턴온되는 복수의 MOS형 트랜지스터(Q1∼Q16; NMOS형 트랜지스터 임)로 구성된다.

이와 같이 구성된 종래의 노멀 로오 디코더와 퓨즈 박스에 의한 리페어 동작에 대해 설명하면 다음과 같다.

먼저, 로오 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호에 의해 제 1 및 제 3노드(N1, N3)가 "하이"상태로 되고, 서브-어레이 블럭 지정신호(asp)는 X-어드레스가 입력되기 전에 "로우"이므로 상기 제 1노드(N1)는 "하이"상태로 되어 노멀 로우 디코더신호(nrd)는 "로우"상태를 래치하고 있는 상태라고 설정한다.

이러한 상태에서, 결함 로우 어드레스에 해당하는 퓨즈(예컨대, f1)를 끊게 되면 해당하는 글로벌 X-어드레스 신호(즉, GXA234_0)가 "하이"상태로 되더라도 퓨즈(f1)가 끊어졌음으로 제 3노드(N3)는 계속 "하이"상태를 유지하게 되고, 이후 서브-어레이 블럭 지정신호(asp)가 "하이"상태로 바뀌게 됨에 따라 상기 스위칭 소자(MN2) 및 상기 스위칭 수단(MN1)이 턴온되므로, 상기 제 1노드(N1)에 걸린 전원전압(Vcc)은 접지로 바이패스되어 그 제 1노드(N1)는 "로우"레벨로 바뀌게 된다. 이어, 제 1인버터(IV1)에 의해 "하이"레벨로 반전된 노멀 로오 디코더신호(nrd)가 제 2노드(N2)에 실리게 된다.

그 후, 상기 서브-어레이 블럭 지정신호(asp)가 "로우"로 바뀌더라도 래치(IV1, IV2)에 의해 노멀 로오 디코더신호(nrd)는 계속 "하이"상태를 유지하게 되므로, 상기 "하이"레벨의 노멀 로오 디코더신호(nrd)는 노멀 로오 디코더를 디스에이블시키고 리페어 로오 디코더(Repair Row Decoder; 도시 생략)를 선택하여 리페어 워드 라인(Repair Word Line)을 띄우게 되어 워드 라인 리페어를 행한다.

그리고, 워드 라인을 리페어하기 위한 종래의 리페어 워드 라인 드라이버는 도 2에 도시된 바와 같이, 노멀 로오 디코더(10; 도 1)로부터 제공되는 노멀 로오 디코더신호(nrd)를 반전시키는 인버터(IV4)와, 그 인버터(IV4)의 출력단에 병렬로 접속되어 그 인버터(IV4)로부터의 신호를 반전시키는 다수의 인버터(IV5, IV7, IV9, IV11)와, 제어신호(wlxfr)에 의해 동작제어되는 전달 트랜지스터(T1, T2, T3, T4)를 매개로 상기 인버터(IV5, IV7, IV9, IV11)로부터의 신호에 따라 리페어 워드 라인(rwl0∼rwl3)에 워드 라인 부스팅 신호(px0∼px3)를 인가하는 다수의 트랜지스터(T5, T7, T9, T11)와, 상기 인버터(IV5, IV7, IV9, IV11)의 신호를 반전시키는 인버터(IV6, IV8, IV10, IV12)로부터의 신호에 의해 상기 리페어 워드 라인(rwl0∼rwl3)의 전위를 접지전위로 만드는 다수의 트랜지스터(T6, T8, T10, T12)로 구성된다.

이와 같이 구성된 종래의 리페어 워드 라인 드라이버에 따르면, 리페어할 어드레스 퓨즈(도시 생략)를 끊으면 노멀 로오 디코더 신호(nrd)는 "하이(high)"레벨로 인에이블된다.

그에 따라, 인버터(IV5, IV7, IV9, IV11)의 출력단에서는 "하이"레벨의 신호를 출력하게 되고, 인버터(IV6, IV8, IV10, IV12)의 출력단에서는 "로우(low)"레벨의 신호를 출력하게 된다. 이때 전달 트랜지스터(T1, T2, T3, T4)가 제어신호(wlxfr)에 의해 턴온됨에 따라 트랜지스터(T5, T7, T9, T11)는 상기 인버터(IV5, IV7, IV9, IV11)로부터의 신호(즉, "하이"레벨의 신호)에 의해 턴온되어 리페어 워드 라인(rwl0, rwl1, rwl2, rwl3)을 구동시킨다.

이러한 동작을 수행하는 종래의 리페어 워드 라인 드라이버가 채용된 반도체 메모리 장치에서의 셀 어레이 블럭의 배치 상태를 살펴보면, 도 3에 도시된 바와 같이 각 셀 어레이 블럭 하나당 퓨즈 박스와 노멀 로오 디코더 및 리페어 워드 라인 드라이버가 하나씩 배치되어 있다.

즉, 각 리페어 어드레스에 맞는 노멀 로오 디코더신호(nrd)가 하나 인가되면 거기에 해당하는 셀 어레이 블럭이 리페어된다. 이렇게 셀 어레이 블럭 하나당 리페어 블럭을 하나씩 배치하면 어드레스에 맞는 블럭을 리페어하기는 쉽지만 퓨즈 박스의 갯수가 많아짐으로 인해 레이아웃 면적이 상당히 커지는 문제가 발생된다.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 반도체 소자에서 워드 라인을 리페어할 경우 블럭선택 어드레스를 이용하여 퓨즈 박스의 갯수를 줄임으로써 전체적인 레이아웃 면적을 감소시키도록 한 반도체 메모리 장치를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는, 프로그램된 다수의 퓨즈박스와,

입력되는 블럭선택 어드레스에 의해 상기 다수의 퓨즈박스중 어느 하나를 택일적으로 선택하는 선택수단과,

상기 선택수단을 매개로 상기 다수의 퓨즈박스에 접속되고, 상기 다수의 퓨즈박스중에서 어느 한 퓨즈박스가 선택되어 리페어할 번지지정된 퓨즈가 끊어짐에 따라 노멀 로오 디코더신호를 출력하는 노멀 로오 디코더 및,

상기 블럭선택 어드레스에 의해 상기 노멀 로오 디코더로부터 전송되는 신호의 전달을 결정하는 신호전달소자와, 상기 신호전달소자의 출력단과 전원전압단 사이에 접속되어 리페어동작을 수행하지 않을 경우에 상기 블럭선택 어드레스에 의해 상기 신호전달소자의 출력단의 플로팅을 방지하는 플로팅 방지소자를 갖추고서, 상기 노멀 로오 디코더의 노멀 로오 디코더신호를 입력받아 리페어할 워드 라인을 구동시키는 리페어 워드라인 드라이버를 구비하고,

상기 퓨즈박스와 노멀 로오 디코더는 4개 이상의 셀 어레이 블럭당 하나씩 배치되는 것을 특징으로 한다.

도 1은 종래의 노멀 로오 디코더 및 퓨즈 박스의 회로도,

도 2는 종래의 리페어 워드 라인 드라이버의 회로도,

도 3은 종래의 노멀 로오 디코더와 퓨즈 박스 및 리페어 워드 라인 드라이버를 채용한 반도체 메모리 장치의 평면도,

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 회로도,

도 5는 도 4에 도시된 퓨즈 박스의 회로도,

도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 평면도이다.

< 도면의 주요부분에 대한 부호의 설명>

10 : 노멀 로오 디코더 20, 20a, 20b : 퓨즈 박스

30a, 30b : 스위칭소자 40 : 리페어 워드 라인 드라이버

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 회로도로서, 도 1 및 도 2에서 설명한 부분과 동일한 구성요소에 대해서는 참조부호를 동일하게 부여하면서 그에 대한 설명은 생략한다.

동 도면에서, 노멀 로오 디코더(10)의 노드(N3)와 글로벌 X-어드레스 신호(gxa234<0 : 7>, gxa567<0 : 7>)의 라인 사이에는 복수의 퓨즈 박스(20a, 20b)가 복수의 스위칭소자(30a, 30b)로 된 선택수단을 매개로 설치되는데, 상기 복수의 스위칭소자(30a, 30b)는 상기 다수의 퓨즈박스(20a, 20b)와 상기 노멀 로오 디코더(10) 사이에 접속되어 게이트로 입력되는 블럭선택 어드레스(AX8<0 : 1>)에 의해 상기 다수의 퓨즈박스(20a, 20b)중 어느 한 퓨즈박스로부터의 신호가 노멀 로오 디코더(10)로 입력되도록 상호 반대되게 온/오프구동되는 NMOS트랜지스터로 구성되고, 상기 퓨즈 박스(20a)는 셀 어레이 블럭(도 6참조)이 8일 경우에 사용되고, 상기 퓨즈 박스(20b)는 셀 어레이 블럭이 8b인 경우에 사용된다.

상기 퓨즈 박스(20a, 20b)는 도 1에서는 퓨즈(f1∼f16)의 일단이 공통으로 스위칭 소자(MN2)의 게이트에 접속되었지만, 본 발명의 실시예에서는 도 5에 도시된 바와 같이 퓨즈(f1∼f16)의 일단(node_1)이 각각의 스위칭소자(30a, 30b)의 드레인에 접속되고, 상기 스위칭소자(30a, 30b)의 소오스는 노멀 로오 디코더(10)의 노드(N3)에 공통접속된다는 점이 종래와의 차이점이다.

본 발명의 실시예에서는, 상기 노멀 로오 디코더(10) 및 퓨즈 박스(20a, 20b)를 셀 어레이 블럭 소정 갯수(예컨대, 4개)마다 하나씩 설치하고, 상기 각 셀 어레이 블럭당 리페어 워드 라인 드라이버(40)를 하나씩 설치시킨다(도 6참조).

그리고, 상기 리페어 워드 라인 드라이버(40)는 상기 블럭선택 어드레스(AX<0:1>)에 의해 상기 노멀 로오 디코더(10)로부터 전송되는 신호(nrd)를 후단의 드라이버측으로 전달할 것인지를 결정하는 신호전달소자(TG) 및, 상기 신호전달소자(TG)의 출력단(N4)과 전원전압단(Vdd) 사이에 연결되고 리페어동작을 수행하지 않을 경우에 상기 블럭선택 어드레스(AX8<0:1>)에 의해 상기 신호전달소자(TG)의 출력단의 플로팅을 방지하는 플로팅 방지소자(MP4)를 추가로 구비하였다는 점이 도 2에 도시된 종래의 리페어 워드 라인 드라이버와 차이난다.

여기서, 상기 신호전달소자(TG)는 인버터(IV4)와 노드(N4) 사이에 설치되는데, 블럭선택 어드레스(AX8<0 : 1>)를 인버터(IV13)를 통해 게이트로 입력받는 PMOS트랜지스터 및 블럭선택 어드레스(AX8<0 : 1>)를 직접 게이트로 입력받는 NMOS트랜지스터가 결합된 전달 게이트로 이루어진다.

그리고, 상기 플로팅 방지소자(MP4)가 추가로 구비된 이유는, 선택된 셀 어레이 블럭에 대한 리페어가 행해질 때 리페어되지 않는 셀 어레이 블럭에 배치된 리페어 워드 라인 드라이버(40)내의 노드(N4)는 상기 전달소자(TG)가 비도통상태이어서 플로팅(floatting)되므로 이를 방지하기 위해 상기 플로팅 방지소자(MP4)가 추가로 구비된 것으로, 상기 플로팅 방지소자(MP4)는 상기 신호전달소자(TG)와는 반대되게 스위칭동작하는 MOS소자(본 발명에서는 PMOS트랜지스터)로 이루어진다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작에 대해 설명하면, 셀 어레이 블럭 8을 리페어하고 싶으면 스위칭소자(30a)를 턴온시킴과 더불어 퓨즈 박스(20a)중 리페어할 번지지정된 퓨즈를 끊고 블럭선택 어드레스(AX8<0 : 1>)중 블럭 8에 해당하는 "1"이 인에이블되면 노멀 로오 디코더(10)에서는 "하이(H)"레벨의 노멀 로오 디코더신호(nrd)를 출력하게 된다(8b 블럭의 경우는 "0"가 인에이블된다).

여기서, 상기 "하이"레벨의 노멀 로오 디코더신호(nrd)는 8, 8b 블럭을 가리지 않고 4개 블럭 모두에 입력되는데, 각각의 리페어 워드 라인 드라이버(40)내에 블럭선택 어드레스(AX8)로 제어하는 전달 게이트(TG)를 노멀 로오 디코더신호(nrd)가 인에이블되는 곳에 위치시킴으로써 4개의 셀 어레이 블럭중 2개의 셀 어레이 블럭만이 리페어된다.

이때, 리페어되지 않는 블럭에 할당된 리페어 워드 라인 드라이버(40)의 노드(N4)는 "로우(L)"레벨의 블럭선택 어드레스(AX8)에 의해 플로팅 방지소자(MP4)가 턴온됨에 따라 Vdd전위로 되므로, 플로팅이 방지되어 후단의 상태가 안정된다.

이상 설명한 바와 같은 본 발명에 의하면, 블럭당 1개씩 있던 퓨즈 박스를 블럭 4개당 하나씩 배치함으로써 전체적인 레이아웃 면적을 감소시키고, 리페어 워드 라인 인에이블 신호 라인이 4개이던 것이 하나로 줄어듦으로 인해 버스 라인도 단순화된다.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다. 이러한 수정 및 변형에 의한 기술사상은 이하의 청구범위에 속하는 기술사상으로 보아야 한다.

Claims (6)

1. 프로그램된 다수의 퓨즈박스와,

   입력되는 블럭선택 어드레스에 의해 상기 다수의 퓨즈박스중 어느 하나를 택일적으로 선택하는 선택수단과,

   상기 선택수단을 매개로 상기 다수의 퓨즈박스에 접속되고, 상기 다수의 퓨즈박스중에서 어느 한 퓨즈박스가 선택되어 리페어할 번지지정된 퓨즈가 끊어짐에 따라 노멀 로오 디코더신호를 출력하는 노멀 로오 디코더 및,

   상기 블럭선택 어드레스에 의해 상기 노멀 로오 디코더로부터 전송되는 신호의 전달을 결정하는 신호전달소자와, 상기 신호전달소자의 출력단과 전원전압단 사이에 접속되어 리페어동작을 수행하지 않을 경우에 상기 블럭선택 어드레스에 의해 상기 신호전달소자의 출력단의 플로팅을 방지하는 플로팅 방지소자를 갖추고서, 상기 노멀 로오 디코더의 노멀 로오 디코더신호를 입력받아 리페어할 워드 라인을 구동시키는 리페어 워드라인 드라이버를 구비하고,

   상기 퓨즈박스와 노멀 로오 디코더는 4개 이상의 셀 어레이 블럭당 하나씩 배치되는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1항에 있어서, 상기 선택수단은 상기 다수의 퓨즈박스와 상기 노멀 로오 디코더 사이에 접속되어 게이트로 입력되는 상기 블럭선택 어드레스에 의해 다수의 퓨즈박스중에 어느 한 퓨즈박스로부터의 신호를 상기 노멀 로오 디코더로 제공하는 MOS소자로 구성된 것을 특징으로 하는 반도체 메모리 장치.
3. 제 2항에 있어서, 상기 MOS소자는 NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
4. 제 1항에 있어서, 상기 신호전달소자는 상기 리페어 워드 라인 드라이버의 입력측에 설치되어 상기 블럭선택 어드레스에 의해 온/오프되는 PMOS트랜지스터와 NMOS트랜지스터의 결합으로 이루어진 전달 게이트로 구성된 것을 특징으로 하는 반도체 메모리 장치.
5. 제 4항에 있어서, 상기 플로팅 방지소자는 상기 신호전달소자와는 반대되게 스위칭동작하는 MOS소자로 구성된 것을 특징으로 하는 반도체 메모리 장치.
6. 제 5항에 있어서, 상기 MOS소자는 PMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.