KR20000003476A - 폴리사이드 게이트를 갖는 모스펫 제조방법 - Google Patents
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Abstract
본 발명은 후속 열공정에서 실리사이드가 뭉치는 현상(Agglomeration)을 방지하여 낮은 비저항을 갖는 실리사이드막을 형성하기 위한 MOSFET 제조방법을 제공하고자, 타이타늄실리사이드막을 증착할 때 그 하부 또는 그 상부에 텅스텐 또는 텅스텐실리사이드막을 함께 적층하는 것으로서, 텅스텐 또는 텅스텐실리사이드막은 타이타늄실리사이드막에 텅스텐을 공급할뿐 아니라 구조적으로 타이타늄실리사이드막이 고온공정에서 뭉치는 현상을 방지할수 있어 후속 공정에서 900℃ 정도의 고온공정이 가능해지며, 이에 의해 타이타늄실리사이드의 낮은 비저항 장점을 살리면서도 후속 열공정에 온도 제한이 필요없다.
Description
본 발명은 고집적 반도체 메모리소자 제조 공정중, 폴리사이드 게이트(워드라인)를 갖는 모스펫(MOSFET) 제조방법에 관한 것이다.
최근 반도체 메모리소자의 집적도가 급격히 증가함에 따라 이에 상응하여 게이트 전극(Gate Electrode)(워드라인)의 요구선폭이 급격히 감소되고 있다. 그 결과 종래의 게이트전극 물질로서 사용되는 폴리실리콘(Polysilicon) 또는 텅스텐실리사이드(WSi2)/폴리실리콘과 같은 폴리사이드로써는 고집적 반도체소자에서 요구되는 낮은 저항값을 미세선폭상에서 구현할 수 없게 되었다. 그래서 근래에는 타이타늄실리사이드(TiSi2), CoSi2, NiSi2등의 실리사이드 계열 물질을 적용한 게이트전극 형성에 대하여 활발한 연구가 진행되고 있다. 그중에서도 특히 타이타늄실리사이드는 게이트전극으로서 낮은 비저항, 높은 용융점, 박막 형성의 용이성, 라인패턴(line pattern) 형성의 용이성, 및 열적 안정성 등의 요구특성을 지니고 있는 것으로 알려져 있다.
그리고 종래에는 게이트 전극과 소스/드레인 지역에서 동시에 자기정합(Self-Aligned) 방법을 이용하여 타이타늄실리사이드를 형성하는 것이 일반적 연구방향이었으나, 실제 메모리소자에서는 설계 및 공정상의 제약으로 인해서 게이트전극에만 타이타늄 실리사이드를 적용하는 방향으로 기술개발이 추진되고 있다.
도1a 내지 도1e에는 타이타늄실리사이드를 적용하여 폴리사이드 게이트를 형성하는 종래기술이 도시되어 있다.
먼저, 도1a는 반도체기판(1) 위에 게이트산화막(2), 폴리실리콘막(3) 및 타이타늄실리사이드막(TiSi2)(5)을 차례로 적층한 상태이다. 이어서, 도1b는 게이트 마스크 및 식각 공정을 실시하여 게이트전극을 패터닝한 상태이다. 이어서, 도1c와 같이 식각공정에서 유발된 반도체기판(1)의 손상(damage)을 회복시키고, 또한 후속 소스/드레인(Soure/Drain) 이온주입으로 인해 반도체기판(1)이 손상되는 것을 방지하기 위하여 산화공정을 통해 스크린산화막(Screen Oxide)(7)을 형성한다. 그리고, 도1d는 낮은 농도의 이온주입을 실시하여 저농도이온주입영역(N-)을 형성하고 스페이서용 절연막(8)을 증착한 상태이다. 끝으로, 비등방성 전면식각에 의해 절연막스페이서(8a)를 형성하고 고농도 이온주입을 통해 고농도이온주입영역(N+)를 형성하여 LDD 구조의 소스/드레인을 완성하므로써 MOSFET을 완성하게 된다.
그런데, 이러한 종래의 MOSFET 제조방법은 공정이 단순하다는 장점을 가지고 있으나, 타이타늄실리사이드가 열적 안정성이 떨어져 후속 열공정(예컨대 산화공정, BPSG 플로우 공정)이 800℃ 이상일 경우 실리사이드가 뭉치는 현상(Agglomeration)이 발생하여 저항이 커지는 문제가 발생하게된다. 이는 게이트 형성 공정이 전공정중에서 상대적으로 앞부분에 위치하는 것을 고려하면 저항이 커지는 문제를 피할수 없고 따라서 타이타늄실리사이드를 사용하는 장점이 없어지게 된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 후속 열공정에서 실리사이드가 뭉치는 현상(Agglomeration)을 방지하여 낮은 비저항을 갖는 실리사이드막을 형성하기 위한 MOSFET 제조방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 종래기술에 따른 모스펫 제조방법을 나타내는 공정 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 MOSFET 제조방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트산화막
3 : 폴리실리콘막 4 : 텅스텐 또는 텅스텐실리사이드막
5 : 타이타늄실리사이드막 6 : 마스크산화막
7 : 스크린산화막 8a : 절연막스페이서
상기 목적을 달성하기 위한 본 발명은, 반도체소자 제조방법에 있어서, 반도체기판 상에 게이트절연막과 폴리실리콘막을 형성하는 제1단계; 상기 폴리실리콘막상에 텅스텐을 포함하는 박막 및 티타늄실리사이드막을 적어도 한번 적층하는 제2단계; 게이트 마스크 및 식각공정을 실시하여 상기 반도체기판 상에 증착된 박막들을 패터닝하는 제3단계; 열산화 공정을 실시하여 스크린산화막을 형성하는 제4단계; 및 상기 반도체기판에 소스/드레인을 형성하는 제5단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 MOSFET 제조방법을 나타내는 공정 단면도이다. 종래와 동일한 구성요소(박막)에 대해서는 동일한 도면부호를 인용하였다.
먼저, 도2a와 같이 반도체기판(1) 위에 게이트산화막(2)을 성장시킨 후, LPCVD(Low Pressure Chemical Vapor Deposition)방법으로 낮은 비저항의 도핑된 폴리실리콘막(3)을 500∼2000Å 두께로 형성한 다음, 그 위에 텅스텐(W) 또는 텅스텐실리사이드막(4)을 20∼100Å, 타이타늄실리사이드막(5)을 100∼1000Å 두께로 적층 형성한 다음, 다시 그 위에 이후의 스페이서 형성시 게이트가 식각으로부터 손상받는 것을 방지하기 위하여 마스크산화막(6)을 증착한다. 이 마스크산화막 형성은 생략하여도 약간의 특성 변화만이 존재할뿐 본 발명의 목적 달성에는 영향을 주지 않는다.
이후, 도2b와 같이 게이트 마스크 및 식각 공정을 실시하여 증착된 박막들(2, 3, 4, 5, 6)을 패터닝한다.
이후, 도2c와 같이 게이트산화막(2)의 열화를 회복시키고 이후의 이온주입 공정에서 반도체기판(1) 표면이 손상받는 것을 방지하기 위하여 30∼150Å의 스크린산화막(7)을 형성하기 위하여 산화공정을 실시한다. 여기서 산화공정은 통상 700∼1000℃에서 실시하게 된다.
이어서, 도2d와 같이 이온주입에 의해 소스/드레인의 저농도불순물접합영역(N-)을 형성한 다음, 도 2e와 같이 패턴닝된 박막들의 측벽에 절연막스페이서(8a)를 형성한다.
그리고, 도2f와 같이 이온주입에 의해 소스/드레인의 고농도불순물접합영역(N+)을 형성하여 MOSFET 제조를 완료한다.
본 실시예에서, 텅스텐 또는 텅스텐실리사이드막(4)과 타이타늄실리사이드막(5)이 한번 적층되어 있으나, 그 두께를 달리하여 교대로 여러층을 적층할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 타이타늄실리사이드막을 증착할 때 그 하부 또는 그 상부에 텅스텐 또는 텅스텐실리사이드막을 함께 적층하여 타이타늄실리사이드막의 열안정성을 높이는 것으로서, 타이타늄실리사이드막에 소량의 텅스텐이 주입되면 타이타늄실리사이드막의 열안정성이 증가된다는 원리를 이용한 것이다. 본 발명에서 증착되는 텅스텐 또는 텅스텐실리사이드막은 타이타늄실리사이드막에 텅스텐을 공급할뿐 아니라 구조적으로 타이타늄실리사이드막이 고온공정에서 뭉치는 현상을 방지할수 있어 후속 공정에서 900℃ 정도의 고온공정이 가능해진다. 따라서, 타이타늄실리사이드의 낮은 비저항 장점을 살리면서도 후속 열공정에 온도 제한이 필요없다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 타이타늄실리사이드의 낮은 비저항 장점을 살리면서도 후속 열공정에 온도 제한이 필요없기 때문에, 공정의 안정성으로 수율향상을 가져오고 저저항 게이트(워드라인)에 의한 소자의 고속동작이 가능해진다.
Claims (5)
- 반도체소자 제조방법에 있어서,반도체기판 상에 게이트절연막과 폴리실리콘막을 형성하는 제1단계;상기 폴리실리콘막상에 텅스텐을 포함하는 박막 및 티타늄실리사이드막을 적어도 한번 적층하는 제2단계;게이트 마스크 및 식각공정을 실시하여 상기 반도체기판 상에 증착된 박막들을 패터닝하는 제3단계;열산화 공정을 실시하여 스크린산화막을 형성하는 제4단계; 및상기 반도체기판에 소스/드레인을 형성하는 제5단계를 포함하여 이루어진 모스펫 제조방법.
- 제1항에 있어서,상기 제2단계 후 상기 티타늄실리사이드막 상에 마스크절연막을 형성하는 단계를 더 포함하는 모스펫 제조방법.
- 제1항에 있어서, 상기 제5단계는,저농도이온주입을 실시하는 단계;상기 패터닝된 박막들의 측벽에 절연막스페이서를 형성하는 단계; 및고농도 이온주입을 실시하는 단계를 포함하는 모스펫 제조방법.
- 제1항 내지 제3항중 어느한 항에 있어서,상기 텅스텐을 포함하는 박막은 텅스텐막 또는 텅스텐실리사이드막인 모스펫 제조방법.
- 제1항 내지 제3항중 어느한 항에 있어서,상기 폴리실리콘막은 500∼2000Å, 상기 텅스텐을 포함하는 박막은 20∼100Å, 상기 타이타늄실리사이드막은 100∼1000Å 두께로 각각 형성하는 모스펫 제조방법.
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