KR20000003002A - Semiconductor package using elastomer - Google Patents
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Abstract
Description
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 반도체 칩과 인쇄회로기판 또는 반도체 칩과 플렉시블 회로(Flexible Circuit) 사이에 탄성 중합체(Elastomer)를 사용하는 볼 그리드 어레이(Ball Grid Array) 패키지 등의 반도체 패키지에서 흡습, 열응력 등에 의한 불량을 방지하기 위해 탄성 중합체의 형태를 변형한 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a ball grid array package using an elastomer between a semiconductor chip and a printed circuit board or a semiconductor chip and a flexible circuit. The present invention relates to a semiconductor package in which the shape of the elastomer is modified to prevent defects due to moisture absorption and thermal stress in the semiconductor package.
반도체 소자의 고집적화 및 전자 기기의 소형화, 다기능화는 다양한 반도체 패키징 기술을 요구하고 있다. 고성능이 요구되는 특수한 용도의 고밀도 실장으로서 베어 칩(Bare Chip)의 실장이 행해지기도 하나, 베어 칩은 품질 보증의 곤란함과 사용자에 의한 실장 기술의 확립, 표준화, 실장 후의 신뢰성 보증 등 많은 과제가 있어서 일반적인 보급까지는 아직 이르지 못하고 있다.BACKGROUND ART High integration of semiconductor devices, miniaturization and multifunction of electronic devices require various semiconductor packaging technologies. Bare chips can be mounted as high-density packages for special applications that require high performance, but there are many challenges such as difficulty in quality assurance, establishment of mounting technology by the user, standardization and reliability guarantee after mounting. It is not yet reached to general dissemination.
이러한 요구에 부응하여 개발된 반도체 패키지 중의 하나가 볼 그리드 어레이 패키지(Ball Grid Array Package)이다. 볼 그리드 어레이 패키지는 리드 프레임을 대신하여 인쇄회로기판(Printed Circuit Board)을 사용하고 외부 리드가 필요 없는 고밀도의 표면 실장형 패키지로서, 최근 반도체 소자의 입출력 단자수가 지속적으로 증가하면서 반도체 패키지 하부면 전체에 볼(Ball) 모양의 돌출 단자가 형성된 볼 그리드 어레이 패키지가 주목을 받고 있다.One of the semiconductor packages developed in response to this demand is a ball grid array package. The ball grid array package is a high-density surface mount package that uses a printed circuit board instead of a lead frame and does not require external leads. A ball grid array package in which a ball-shaped protruding terminal is formed has attracted attention.
볼 그리드 어레이 패키지의 일반적인 구조의 특징은, 반도체 칩과 주 기판(Main Board) 간의 전기적 접속 단자로서 리드 대신에 솔더 볼(Solder Ball)이 사용된다는 것이다. 볼 그리드 어레이 패키지는 CBGA(Ceramic Ball Grid Array) 패키지, PBGA(Plastic Ball Grid Array) 패키지, TBGA(Tape Ball Grid Array) 패키지, MBGA(Metal Ball Grid Array) 패키지, FPBGA(Fine Pitch Ball Grid Array, 이하 'FPBGA'라 한다) 패키지 등으로 분류된다.A general feature of the ball grid array package is that solder balls are used instead of leads as electrical connection terminals between the semiconductor chip and the main board. The ball grid array package is a ceramic ball grid array (CBGA) package, a plastic ball grid array (PBGA) package, a tape ball grid array (TBGA) package, a metal ball grid array (MBGA) package, or a fine pitch ball grid array (FPBGA). It is classified as 'FPBGA' package.
도 1은 일반적인 FPBGA 패키지를 나타내는 단면도이다.1 is a cross-sectional view showing a typical FPBGA package.
도 1을 참조하면, FPBGA 패키지(10)는 반도체 칩(11)의 한쪽 면에 형성된 본딩 패드(13)가 각각 대응되는 플렉시블 회로(Flexible Circuit)(17)와 전기적으로 연결된다. 플렉시블 회로(17)에는 관통 구멍(18)을 갖는 폴리이미드 재질의 절연 테이프(15)가 부착되고, 플렉시블 회로(17)와 외부 단자인 솔더 볼(16)은 내부에 전도성 물질이 도포된 관통 구멍(18)을 통해서 전기적으로 연결된다.Referring to FIG. 1, the FPBGA package 10 is electrically connected to the flexible circuit 17 to which the bonding pads 13 formed on one surface of the semiconductor chip 11 respectively correspond. The flexible circuit 17 has a polyimide insulating tape 15 having a through hole 18 attached thereto, and the flexible circuit 17 and the solder ball 16 as an external terminal have through holes coated with a conductive material therein. Electrically connected via 18.
그리고 반도체 칩(11)과 플렉시블 회로(17) 사이에는 탄성 중합체(Elastomer)(12)가 삽입된다. 이와 같은 패키지(10)에서 플렉시블 회로(17)와 반도체 칩(11)의 본딩 패드(13)는 빔 리드(14)에 의해 연결된다. 회로의 연결이 끝나면 회로를 외부로부터 보호하기 위해서 밀봉부(Encapsulant)(19)를 형성한다.An elastomer 12 is inserted between the semiconductor chip 11 and the flexible circuit 17. In the package 10, the flexible circuit 17 and the bonding pad 13 of the semiconductor chip 11 are connected by the beam leads 14. After the circuit is connected, an encapsulant 19 is formed to protect the circuit from the outside.
탄성 중합체(12)에는 실리콘계 탄성 중합체와 에폭시계 탄성 중합체가 있다. 또한, 탄성 중합체(12)는 그 형태에 따라 일정한 형상을 갖는 판형(Sheet Type)과 액상으로 되어 도포하는 도포식(Printing Type)이 있다. 그런데, 실리콘계 탄성 중합체가 에폭시계 탄성 중합체보다 흡습률이 낮고 열팽창률이 높음에도 불구하고 유동성이 커서 일정한 형태로 만들 수 없다는 공정상의 문제점으로 인해 에폭시계 탄성 중합체에 그 자리를 내주고 있다.The elastomer 12 includes a silicone elastomer and an epoxy elastomer. In addition, the elastomer 12 may have a sheet type having a predetermined shape and a coating type applied in a liquid form according to its shape. However, despite the lower moisture absorption rate and higher thermal expansion rate than the silicone-based elastomers, the silicone-based elastomers have given their place to the epoxy-based elastomers due to a process problem in that the fluidity is not large.
에폭시계 탄성 중합체를 사용하는 데에는 다음과 같은 문제점이 있다.There are the following problems in using an epoxy-based elastomer.
첫째, 에폭시계 탄성 중합체에 의한 흡습율이 매우 높다. 에폭시계 탄성 중합체는 실리콘계 탄성 중합체보다 흡습률이 40 내지 50배 크다. 따라서, 밀봉부(19)가 형성되지 않은 플렉시블 회로(17)를 통해서 습기가 흡수되면, 접착이 완전하지 않을 때에는 플렉시블 회로(17)와 탄성 중합체(19) 사이의 계면에 수분이 집중된다. 고온에서의 가열 용융(Reflow) 시 이러한 수분에 의한 수증기압의 상승으로 인해서 플렉시블 회로(17)가 들뜨게 되는 융기 현상(Swelling)이 발생한다.First, the moisture absorption rate by the epoxy-based elastomer is very high. Epoxy-based elastomers have a moisture absorption of 40 to 50 times greater than silicone-based elastomers. Therefore, when moisture is absorbed through the flexible circuit 17 in which the seal 19 is not formed, moisture is concentrated at the interface between the flexible circuit 17 and the elastomer 19 when the adhesion is not complete. Swelling occurs in which the flexible circuit 17 is lifted due to the increase in the water vapor pressure caused by the moisture during reflow at high temperatures.
둘째, 에폭시계 탄성 중합체는 열팽창률이 작기 때문에 반도체 칩(11)과 플렉시블 회로(17)의 열팽창률 차이로 인한 응력을 완화시키는데 부적절하다. 반도체 칩(11)과 플렉시블 회로(17)의 열팽창률 차이가 크기 때문에 이로 인한 응력을 완화할 수 있는 완충물(Stress Buffer)로서 사용하는 탄성 중합체(12)로는 실리콘계가 적당하지만 공정상의 문제점으로 인해 에폭시계가 사용되고 있다.Second, since the epoxy-based elastomer has a low thermal expansion rate, it is inappropriate to relieve stress due to the difference in thermal expansion rate of the semiconductor chip 11 and the flexible circuit 17. Due to the large thermal expansion difference between the semiconductor chip 11 and the flexible circuit 17, the silicone 12 is suitable as a stress buffer that can alleviate the stress caused by the silicon, but due to process problems, Epoxy type is used.
따라서, 본 발명의 목적은 수분의 흡수를 차단하여 계면 접착을 향상시키고, 열팽창률의 차이에 의한 응력을 완화시킬 수 있는 형태의 탄성 중합체를 제공하는데 있다.Accordingly, an object of the present invention is to provide an elastic polymer in a form capable of blocking the absorption of moisture to improve interfacial adhesion and relieve stress due to a difference in thermal expansion coefficient.
도 1은 일반적인 FPBGA 패키지를 나타내는 단면도,1 is a cross-sectional view showing a typical FPBGA package,
도 2는 본 발명의 제1실시예에 따른 FPBGA 패키지를 나타내는 단면도,2 is a cross-sectional view showing a FPBGA package according to a first embodiment of the present invention;
도 3은 본 발명의 제1실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체를 나타내는 사시도,3 is a perspective view illustrating an elastomer used in a FPBGA package according to a first embodiment of the present invention;
도 4 및 도 5는 본 발명의 제1실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체의 변형예를 나타내는 사시도,4 and 5 are perspective views showing a modification of the elastomer used in the FPBGA package according to the first embodiment of the present invention,
도 6은 본 발명의 제2실시예에 따른 FPBGA 패키지를 나타내는 단면도,6 is a cross-sectional view showing a FPBGA package according to a second embodiment of the present invention;
도 7은 본 발명의 제2실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체를 나타내는 사시도,7 is a perspective view illustrating an elastomer used in a FPBGA package according to a second embodiment of the present invention;
도 8 및 도 9는 본 발명의 제2실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체의 변형예를 나타내는 사시도이다.8 and 9 are perspective views showing a modification of the elastomer used in the FPBGA package according to the second embodiment of the present invention.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
10, 100, 200; FPBGA 패키지 11, 111, 211; 반도체 칩10, 100, 200; FPBGA packages 11, 111, 211; Semiconductor chip
12, 112, 132, 152, 212, 232, 252; 탄성 중합체12, 112, 132, 152, 212, 232, 252; Elastomer
13. 113; 본딩 패드 14, 114; 빔 리드13. 113; Bonding pads 14, 114; Beam lead
15, 115; 절연 테이프 16, 116; 솔더 볼15, 115; Insulating tapes 16, 116; Solder ball
17, 117; 플렉시블 회로 18; 관통 구멍17, 117; Flexible circuit 18; Through hole
19, 119; 밀봉부 120, 140, 160; 내부 공간19, 119; Seals 120, 140, 160; Interior space
220, 240, 250; 탄성 중합체 조각220, 240, 250; Elastomer piece
이러한 목적을 달성하기 위하여 본 발명은 복수개의 본딩 패드가 형성된 반도체 칩과, 소정의 회로가 형성되어 반도체 칩의 본딩 패드와 전기적으로 접속되는 회로층과, 반도체 칩과 회로층의 전기적 접속 부분을 밀봉하는 밀봉부와, 반도체 패키지를 외부 회로와 접속하는 외부 단자와, 반도체 칩과 회로층 사이에 삽입되는 탄성 중합체를 포함하는 반도체 패키지에 있어서, 탄성 중합체는 탄성 중합체의 중심부에 구멍이 뚫려 내부 공간을 형성하고 있는 격자형인 것과, 복수개의 조각으로 분할되어 각 조각 사이가 소정 간격 이격되어 있는 분할형인 것을 특징으로 하는 반도체 패키지를 제공한다.In order to achieve the above object, the present invention seals a semiconductor chip in which a plurality of bonding pads are formed, a circuit layer in which a predetermined circuit is formed and electrically connected to the bonding pads of the semiconductor chip, and an electrical connection portion between the semiconductor chip and the circuit layer. A semiconductor package comprising a sealing portion, an external terminal for connecting the semiconductor package to an external circuit, and an elastomer inserted between the semiconductor chip and the circuit layer, the elastomer having a hole formed in the center of the elastomer to form an internal space. The present invention provides a semiconductor package having a lattice shape that is formed, and a divided type that is divided into a plurality of pieces and spaced apart from each other by a predetermined interval.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다. 도면 전반에 걸쳐서 동일한 도면 부호는 동일한 구성 요소를 나타낸다. 본 발명은 FPBGA 패키지의 실시예에 한정되지 않고, 탄성 중합체를 사용하는 다른 실시예에도 적용이 가능하다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like numbers refer to like elements throughout. The present invention is not limited to the embodiment of the FPBGA package, but can be applied to other embodiments using the elastomer.
도 2는 본 발명의 제1실시예에 따른 FPBGA 패키지를 나타내는 단면도이고, 도 3은 본 발명의 제1실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체를 나타내는 사시도이다.2 is a cross-sectional view showing a FPBGA package according to a first embodiment of the present invention, Figure 3 is a perspective view showing an elastomer used in the FPBGA package according to a first embodiment of the present invention.
도 2 및 도 3을 참조하면, FPBGA 패키지(100)는 반도체 칩(111)의 한쪽 면에 형성된 본딩 패드(113)가 각각 대응되는 플렉시블 회로(117)와 전기적으로 연결된다. 플렉시블 회로(117)에는 구리 등으로 이루어진 회로 배선이 형성된 폴리이미드 재질의 절연 테이프(115)가 부착되고, 플렉시블 회로(117)는 외부 단자인 솔더 볼(116)에 의해 외부 회로와 접속된다.2 and 3, the FPBGA package 100 is electrically connected to the flexible circuits 117 to which the bonding pads 113 formed on one surface of the semiconductor chip 111 respectively correspond. The flexible circuit 117 is attached with an insulating tape 115 made of polyimide material having a circuit wiring made of copper or the like, and the flexible circuit 117 is connected to the external circuit by the solder ball 116 which is an external terminal.
반도체 칩(111)과 플렉시블 회로(117) 사이에는 탄성 중합체(112)가 삽입된다. 이와 같은 패키지(100)에서 플렉시블 회로(117)와 반도체 칩(111)의 본딩 패드(113)는 빔 리드(114)에 의해 연결된다. 회로의 연결이 끝나면 회로를 외부로부터 보호하기 위해서 밀봉부(119)를 성형한다. 밀봉부(119)는 일반적으로 실리콘계를 사용한다.An elastomer 112 is inserted between the semiconductor chip 111 and the flexible circuit 117. In the package 100, the flexible circuit 117 and the bonding pad 113 of the semiconductor chip 111 are connected by the beam lead 114. After the circuit is connected, the sealing part 119 is formed to protect the circuit from the outside. The seal 119 generally uses silicon.
탄성 중합체(112)는 판형과 도포식 모두 사용이 가능하다. 반도체 칩(111)과 플렉시블 회로(117) 사이에 개재된 탄성 중합체(112)는 탄성 중합체(112)의 중심부가 비어 있는 내부 공간(120)을 구비한다. 공기가 중입된 탄성 중합체의 내부 공간(120)을 형성함으로써 흡수된 수분이 집중되는 탄성 중합체(112)와 플렉시블 회로(117)와의 접촉 면적이 줄어들어, 플렉시블 회로(117)의 융기 현상에 의한 불량을 제거하고, 접착력을 향상시킬 수 있다. 탄성 중합체의 내부 공간(120)의 형상은 어떠한 것이나 관계가 없지만 사각형이 바람직하다.The elastomer 112 can be used both in plate form and in application form. The elastomer 112 interposed between the semiconductor chip 111 and the flexible circuit 117 includes an inner space 120 in which the central portion of the elastomer 112 is empty. By forming the internal space 120 of the air-inflated elastomer, the contact area between the elastomer 112 and the flexible circuit 117 where the absorbed moisture is concentrated is reduced, and defects caused by the rise of the flexible circuit 117 are eliminated. It can remove and improve adhesive force. The shape of the internal space 120 of the elastomer may be any shape, but a rectangle is preferable.
도 4 및 도 5는 본 발명의 제1실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체의 변형예를 나타내는 사시도이다.4 and 5 are perspective views showing a modification of the elastomer used in the FPBGA package according to the first embodiment of the present invention.
도 4 및 도 5를 참조하면, 탄성 중합체(132, 152)의 구조를 변경하여 탄성 중합체(132, 152)에 다수의 내부 공간(140, 160)을 형성한다.4 and 5, the structures of the elastomers 132 and 152 are changed to form a plurality of internal spaces 140 and 160 in the elastomers 132 and 152.
도 6은 본 발명의 제2실시예에 따른 FPBGA 패키지를 나타내는 단면도이고, 도 7은 본 발명의 제2실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체를 나타내는 사시도이다.6 is a cross-sectional view showing a FPBGA package according to a second embodiment of the present invention, Figure 7 is a perspective view showing an elastomer used in the FPBGA package according to a second embodiment of the present invention.
도 6 및 도 7을 참조하면, 본 발명의 제2실시예에 따른 FPBGA 패키지(200)는 도 2에 도시된 본 발명의 제1실시예에 따른 패키지와 동일하게 반도체 칩(211), 플렉시블 회로(117), 외부 단자(116), 밀봉부(119) 및 탄성 중합체(212)를 가지고 있다. 그러나, 탄성 중합체(212)의 구조가 격자형이 아닌 분할형으로 구성된다.6 and 7, the FPBGA package 200 according to the second embodiment of the present invention is the same as the package according to the first embodiment of the present invention shown in FIG. 2. 117, an external terminal 116, a sealing portion 119, and an elastomer 212. However, the structure of the elastomer 212 is of a split type rather than a lattice type.
도 7에 도시된 바와 같이, 탄성 중합체(212)는 점선으로 표시된 것과 같은 종래의 형상에서 분할되어 4개의 사각형 탄성 중합체 조각(220)으로 나누어진다. 탄성 중합체 조각(220) 사이는 일정한 간격이 있고, 탄성 중합체 조각(220) 사이의 간격에는 밀봉부(119)에 사용된 실리콘계 재질의 밀봉재가 주입된다. 밀봉재는 저점도를 갖는 것이 탄성 중합체 조각(220) 사이의 간격에 주입되는데 바람직하다.As shown in FIG. 7, the elastomer 212 is divided into four rectangular elastomer pieces 220 divided in a conventional shape as indicated by the dotted lines. There is a constant gap between the elastomeric pieces 220, the sealing material of the silicone-based material used for the sealing portion 119 is injected into the gap between the elastomeric pieces 220. Preferably, the sealant has a low viscosity and is injected into the gap between the elastomeric pieces 220.
이와 같이 흡습률이 낮은 실리콘계 재질의 밀봉재가 탄성 중합체 조각(220) 사이의 간격에 주입됨으로써, 흡수된 수분이 집중되어 플렉시블 회로(117)의 융기 현상이 발생하는 접촉면이 줄어든다. 따라서, 수분에 의한 불량을 줄이고, 탄성 중합체(212)와 플렉시블 회로(117)와의 접착력을 향상시킬 수 있다. 또한, 실리콘계 밀봉재를 주입하기 때문에 에폭시계 재질의 탄성 중합체(212)만을 사용하는 것 보다 열팽창률의 차이에 의한 열응력과 외부 충격에 의한 응력을 현저히 줄일 수 있다.As the sealing material of the silicon-based material having a low moisture absorption rate is injected into the gap between the elastomeric pieces 220, the absorbed moisture is concentrated to reduce the contact surface where the rise of the flexible circuit 117 occurs. Therefore, the defect by moisture can be reduced, and the adhesive force of the elastic polymer 212 and the flexible circuit 117 can be improved. In addition, since the silicone-based sealing material is injected, thermal stress due to a difference in thermal expansion rate and stress due to external impact can be significantly reduced than using only the elastomeric polymer 212 made of an epoxy material.
탄성 중합체(212)가 분할되는 형상은 다양하게 선택이 가능하며, 반도체 칩(211)의 크기 및 본딩 패드의 위치에 따라 적절하게 선택할 수 있다. 실리콘계 밀봉재가 주입되는 탄성 중합체 조각(220) 사이의 간격은 클수록 좋으나, 밀봉재가 주입되는 시간과 주입량을 고려하여 선택한다.The shape in which the elastomer 212 is divided may be variously selected, and may be appropriately selected depending on the size of the semiconductor chip 211 and the position of the bonding pad. The greater the interval between the elastomeric pieces 220 in which the silicone-based sealant is injected, the better, but it is selected in consideration of the time and amount of injection of the sealing material.
도 8 및 도 9는 본 발명의 제2실시예에 따른 FPBGA 패키지에 사용하는 탄성 중합체의 변형예를 나타내는 사시도이다.8 and 9 are perspective views showing a modification of the elastomer used in the FPBGA package according to the second embodiment of the present invention.
도 8 및 도 9를 참조하면, 탄성 중합체(232, 252)는 반도체 칩의 크기 및 본딩 패드의 위치에 따라 2개, 4개 또는 그 이상으로도 분할이 가능하다. 또한, 분할되는 형상도 다양하게 선택할 수 있다. 그러나, 밀봉재가 주입되는 것을 고려하면 탄성 중합체 조각(240, 250)의 수는 8개를 넘지 않는 것이 바람직하다.8 and 9, the elastomers 232 and 252 may be divided into two, four, or more according to the size of the semiconductor chip and the position of the bonding pad. In addition, the shape to be divided can be variously selected. However, considering that the sealing material is injected, the number of the elastomeric pieces 240 and 250 is preferably not more than eight.
이상 설명한 바와 같이 본 발명에 의하면, 탄성 중합체와 플렉시블 회로와의 접촉면이 줄어 들어, 흡수된 습기에 의해 발생하는 융기 현상을 방지할 수 있다.As described above, according to the present invention, the contact surface between the elastic polymer and the flexible circuit is reduced, so that it is possible to prevent the rise phenomenon caused by the absorbed moisture.
또한, 본 발명에 의하면 탄성 중합체의 빈 공간에 실리콘계 밀봉재를 주입하여 습기가 흡수되는 것을 차단하고, 응력을 완화할 수 있다.In addition, according to the present invention, by injecting a silicone-based sealing material into the empty space of the elastomer, it is possible to block the absorption of moisture and to relieve stress.
Claims (18)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024060A KR100532863B1 (en) | 1998-06-25 | 1998-06-25 | Semiconductor package using elastomer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024060A KR100532863B1 (en) | 1998-06-25 | 1998-06-25 | Semiconductor package using elastomer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000003002A true KR20000003002A (en) | 2000-01-15 |
| KR100532863B1 KR100532863B1 (en) | 2006-05-17 |
Family
ID=19540730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980024060A KR100532863B1 (en) | 1998-06-25 | 1998-06-25 | Semiconductor package using elastomer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100532863B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002627A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | Semiconductor package having air column |
| KR100975401B1 (en) * | 2008-06-27 | 2010-08-11 | 주식회사 엠디티 | Ceramic Package |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2891665B2 (en) * | 1996-03-22 | 1999-05-17 | 株式会社日立製作所 | Semiconductor integrated circuit device and method of manufacturing the same |
| KR0185570B1 (en) * | 1996-07-15 | 1999-03-20 | 김광호 | Chip scale package and method of making the same |
-
1998
- 1998-06-25 KR KR1019980024060A patent/KR100532863B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100532863B1 (en) | 2006-05-17 |
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