KR20030002627A - Semiconductor package having air column - Google Patents
Semiconductor package having air column Download PDFInfo
- Publication number
- KR20030002627A KR20030002627A KR1020010038306A KR20010038306A KR20030002627A KR 20030002627 A KR20030002627 A KR 20030002627A KR 1020010038306 A KR1020010038306 A KR 1020010038306A KR 20010038306 A KR20010038306 A KR 20010038306A KR 20030002627 A KR20030002627 A KR 20030002627A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- polymer resin
- substrate
- air column
- package
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
Description
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 패키지와 인쇄회로기판간의 열팽창계수 차이를 감소시켜서 솔더 조인트(solder joint)의 신뢰성을 확보한 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package in which reliability of a solder joint is secured by reducing a difference in coefficient of thermal expansion between a package and a printed circuit board.
기존의 패키지는, 먼저, 수 개의 반도체 칩들을 포함하는 웨이퍼를 그의 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리하고, 그런다음, 개개의 반도체 칩별로 패키징 공정을 실시하는 것을 통해 제조되었다.Existing packages were manufactured by first cutting a wafer containing several semiconductor chips along its scribe line into separate semiconductor chips, and then performing a packaging process for each semiconductor chip.
그러나, 상기 패키징 공정은 자체적으로 많은 단위 공정들, 예를들어, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체 칩별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 길다는 문제점을 안고 있다.However, the packaging process itself includes many unit processes, for example, chip attaching, wire bonding, molding, trim / forming, and the like, and each packaging process must be performed for each semiconductor chip. The package manufacturing method has a problem that the time required for packaging for all the semiconductor chips is too long, considering the number of semiconductor chips obtained from one wafer.
따라서, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시하고, 그런다음, 웨이퍼의 스크라이브 라인을 따라 절단하여 개개의 패키지를 제조하는 방법이 제시되었다.Therefore, recently, a method of manufacturing an individual package by first performing a packaging process in a wafer state and then cutting along a scribe line of a wafer has been proposed.
이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지(Wafer Level Package)라 칭하며, 이하에서는 종래 기술에 따른 웨이퍼 레벨 패키지의 제조방법을 도 1a 내지 도 1d를 참조하여 설명하도록 한다.A package manufactured in this manner is referred to as a wafer level package. Hereinafter, a method of manufacturing a wafer level package according to the prior art will be described with reference to FIGS. 1A to 1D.
먼저, 도 1a에 도시된 바와 같이, 공지의 반도체 제조 공정을 거쳐 집적된 수 개의 반도체 칩들(1)을 포함하는 웨이퍼(10)를 마련한 상태에서, 이 웨이퍼(10) 상에 제1절연층(3)을 형성하고, 그런다음, 상기 제1절연층(3)을 패터닝하여 각 반도체 칩(1)의 본드패드들(2)을 노출시킴과 동시에 웨이퍼(10)의 스크라이브 라인 상의 제1절연층 부분을 제거한다.First, as shown in FIG. 1A, in a state in which a wafer 10 including several semiconductor chips 1 integrated through a known semiconductor manufacturing process is provided, a first insulating layer (1) is formed on the wafer 10. 3) and then patterning the first insulating layer 3 to expose the bond pads 2 of each semiconductor chip 1 and at the same time the first insulating layer on the scribe line of the wafer 10. Remove the part.
이어서, 도 1b에 도시된 바와 같이, 상기 결과물 상에 금속막의 증착 및 패터닝을 포함하는 패드 재배치 공정을 수행하여 일단이 노출된 본드패드(2)와 전기적으로 접속되는 금속배선들(4)을 형성하고, 그런다음, 상기 금속배선(4)을 포함한 제1절연층(3) 상에 제2절연층(5)을 도포한 후, 상기 제2절연층(5)을 패터닝해서 상기 금속배선(4)의 타단 부분(이하, 볼 랜드라 칭함)을 노출시킴과 동시에 상기 웨이퍼(10)의 스크라이브 라인 상의 제2절연층 부분을 제거한다.Subsequently, as shown in FIG. 1B, a pad repositioning process including deposition and patterning of a metal film is performed on the resultant to form metal wires 4 electrically connected to the bond pads 2 having exposed ends. Then, after applying the second insulating layer 5 on the first insulating layer 3 including the metal wiring 4, the second insulating layer (5) by patterning the metal wiring (4). The other end portion (hereinafter referred to as ball land) is removed and the second insulating layer portion on the scribe line of the wafer 10 is removed.
다음으로, 도 1c에 도시된 바와 같이, 노출된 금속배선의 볼 랜드 상에 솔더를 스크린 프린팅하거나, 또는, 솔더 볼을 픽 엔 플레이스(pick & place)한 후에 리플로우시켜 외부와의 전기적 접속 수단인 솔더 볼(6)을 형성한다.Next, as shown in FIG. 1C, screen printing of solder on the ball land of the exposed metal wiring, or pick and place the solder balls and then reflow to electrically connect to the outside Phosphorous solder ball 6 is formed.
그리고나서, 도 1d에 도시된 바와 같이, 웨이퍼를 스크라이브 라인을 따라 절단함으로써, 개별 패키지들로 분리시킨다.Then, as shown in FIG. 1D, the wafer is cut along the scribe line to separate into separate packages.
한편, 상기와 같은 공정을 통해 제조되는 웨이퍼 레벨 패키지는 소정의 신뢰성 테스트를 거쳐, 인쇄회로기판(Printed Circui Board : 이하, PCB) 상에 실장시킴으로써, 모듈로서 제작된다.On the other hand, the wafer level package manufactured through the above process is subjected to a predetermined reliability test, and is mounted as a module by mounting on a printed circuit board (hereinafter referred to as PCB).
그러나, 전술한 방법을 통해 제조되는 종래의 웨이퍼 레벨 패키지는, 패키지와 PCB간의 높은 열팽창계수 차이와, 열적/기계적 변형에 대해 패키지가 얼마나 잘 견디는가에 대한 척도인 어셈블리 스티프니스(assembly stiffness)가 높은 것으로 인하여, 솔더 조인트(solder joint)의 신뢰성이 확보되지 못하는 문제점이 있다.However, the conventional wafer level package manufactured by the above-described method has a high assembly stiffness, which is a measure of the difference in the coefficient of thermal expansion between the package and the PCB and how well the package withstands thermal / mechanical deformation. Therefore, there is a problem in that the reliability of the solder joint is not secured.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 솔더 조인트의 신뢰성을 확보할 수 있는 반도체 패키지를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor package capable of securing the reliability of a solder joint, which is devised to solve the above problems.
또한, 본 발명은 열저항을 감소시킬 수 있는 반도체 패키지를 제공함에 그 다른 목적이 있다.In addition, another object of the present invention is to provide a semiconductor package capable of reducing thermal resistance.
도 1a 내지 도 1d는 종래 기술에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a wafer level package according to the prior art.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 에어 컬럼을 갖는 반도체 패키지의 제조방법을 설명하기 위한 공정 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor package having an air column according to an embodiment of the present invention.
도 3은 본 발명의 다른 실시예에 따른 에어 컬럼을 갖는 볼 그리드 어레이 패키지를 도시한 단면도.3 is a cross-sectional view illustrating a ball grid array package having an air column according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11,11a : 반도체 칩 12 : 본딩 패드11,11a: semiconductor chip 12: bonding pad
22,64a : 고분자 수지 24,64b : 에어 컬럼22,64a: Polymer resin 24,64b: Air column
30,64 : 고분자 수지층 32 : 회로 패턴30,64: polymer resin layer 32: circuit pattern
34 : 볼 랜드 36 : 홈34: Borland 36: Home
40 : 폴리이미드막 42 : 와이어40: polyimide film 42: wire
44 : 봉지재 46 : 솔더 볼44: encapsulant 46: solder ball
50 : 금속 마스크 52 : 스퀴즈50: metal mask 52: squeeze
54 : 시린지 62 : 제1기판54: syringe 62: first substrate
64c : 비아 회로 패턴 70 : 다층 기판64c: Via Circuit Pattern 70: Multilayer Board
상기와 같은 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 패키지는, 상부면 중심부에 일렬로 본딩 패드가 배열된 센터 패드형의 반도체 칩; 상기 반도체 칩 상에 형성되며, 에어 컬럼(air column)을 포함하는 고분자 수지층; 상기 고분자 수지층 상에 부착되며, 상면에 회로 패턴들이 형성되고 상기 반도체 칩의 본딩 패드들과 대응하는 부분에 홈이 구비된 폴리이미드막; 상기 홈을 통해서 상기 폴리이미드막에 형성된 회로 패턴들의 일단과 반도체 칩의 본딩 패드들간을 각각 전기적으로 연결시키는 수 개의 와이어; 상기 와이어 본딩된 회로 패턴들의 일단을 포함한 폴리이미드막의 홈 부분을 봉지하는 봉지재; 및 상기 각 회로 패턴의 타단에 부착되는 솔더 볼을 포함한다.According to an aspect of the present invention, there is provided a semiconductor package including: a center pad semiconductor chip in which bonding pads are arranged in a row at a central portion of an upper surface of the semiconductor package; A polymer resin layer formed on the semiconductor chip and including an air column; A polyimide layer attached to the polymer resin layer, the circuit patterns being formed on an upper surface thereof, and having a groove formed in a portion corresponding to the bonding pads of the semiconductor chip; Several wires electrically connecting one end of the circuit patterns formed on the polyimide layer to the bonding pads of the semiconductor chip through the groove; An encapsulant encapsulating a groove portion of the polyimide layer including one end of the wire bonded circuit patterns; And solder balls attached to the other ends of the circuit patterns.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 패키지는, 회로 패턴이 구비된 제1 및 제2기판과, 상기 기판들 사이에 개재되는 것으로 상기 제1기판의 회로 패턴과 제2기판의 회로 패턴간을 연결하는 비아 패턴을 갖는 고분자 수지와 상기 고분자 수지들 사이의 에어 컬럼(air column)을 포함하는 고분자 수지층으로 구성되는 다층 기판; 상기 다층 기판의 제1기판 상에 부착되며, 상부면 양측 가장자리 부분에 본딩 패드가 배열된 에지 패드형의 반도체 칩; 상기 반도체 칩의 본딩 패드들과 상기 다층 기판의 제1기판에 구비된 회로 패턴들간을 각각 전기적으로 연결시키는 수 개의 와이어; 상기 와이어 및 반도체 칩을 포함한 상기 다층 기판의 제1기판의 상면을 봉지하는 봉지재; 및 상기 다층 기판에서의 제2기판의 회로 패턴에 각각 부착되는 솔더 볼을 포함한다.In addition, the semiconductor package according to another embodiment of the present invention for achieving the above object, the first and second substrates provided with a circuit pattern, and the circuit pattern of the first substrate being interposed between the substrates A multilayer substrate including a polymer resin having a via pattern connecting the circuit patterns of the second substrate and a polymer resin layer including an air column between the polymer resins; An edge pad type semiconductor chip attached to the first substrate of the multilayer substrate and having bonding pads arranged at both edge portions of an upper surface thereof; Several wires electrically connecting the bonding pads of the semiconductor chip to circuit patterns provided on the first substrate of the multilayer substrate; An encapsulant encapsulating an upper surface of the first substrate of the multilayer substrate including the wire and the semiconductor chip; And solder balls attached to circuit patterns of the second substrate in the multilayer substrate, respectively.
본 발명에 따르면, 반도체 칩과 회로 패턴이 구비된 기판 사이에 에어 컬럼을 갖는 고분자 수지층을 구비시킴으로써, 이러한 에어 컬럼에 의해서 패키지와 기판간의 열팽창계수 차이를 줄임과 동시에 어셈블리 스티프니스를 줄일 수 있으며, 따라서, 솔더 조인트의 신뢰성을 확보할 수 있다.According to the present invention, by providing a polymer resin layer having an air column between a semiconductor chip and a substrate having a circuit pattern, the air column can reduce the difference in thermal expansion coefficient between the package and the substrate and at the same time reduce assembly stiffness. Therefore, the reliability of a solder joint can be ensured.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2f는 본 발명의 실시예에 따른 에어 컬럼을 갖는 반도체 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.2F is a cross-sectional view illustrating a semiconductor package having an air column according to an embodiment of the present invention.
도시된 바와 같이, 본딩 패드(12)가 상부면 중심부에 일렬로 배열된 센터 패드형의 반도체 칩(11) 상에 고분자 수지(22) 및 에어 컬럼(air column : 24)을 포함하는 고분자 수지층(30)이 형성된다. 상기 고분자 수지(22)는 스크린 인쇄 공정을 통해 라인 형상으로 형성되며, 상기 에어 컬럼(24)은 라인 형상으로된 고분자 수지들(22) 사이에 배치된다.As shown, the polymer resin layer including the polymer resin 22 and the air column 24 on the center pad semiconductor chip 11 in which the bonding pads 12 are arranged in a line at the center of the upper surface. 30 is formed. The polymer resin 22 is formed in a line shape through a screen printing process, and the air column 24 is disposed between the polymer resins 22 in a line shape.
상기 고분자 수지층(30) 상에 회로 패턴(32)이 구비된 폴리이미드막(40)이 부착된다. 상기 폴리이미드막(40)은 상부면에 볼 랜드(34)를 갖는 회로 패턴(32)이 구비되며, 특히, 상기 반도체 칩(11)의 본딩 패드들(12)을 노출시키도록 중심부에 홈(36)이 구비된다.The polyimide film 40 having the circuit pattern 32 is attached on the polymer resin layer 30. The polyimide film 40 is provided with a circuit pattern 32 having a ball land 34 on an upper surface thereof. In particular, the polyimide film 40 has a groove (2) at its center so as to expose the bonding pads 12 of the semiconductor chip 11. 36).
상기 폴리이미드막(40)에 구비된 홈(36)을 관통하는 와이어(42)에 의해서 상기 회로 패턴(32)과 반도체 칩(11)의 본딩 패드(12)이 전기적으로 연결되고, 와이어(42)를 포함한 상기 폴리이미드막(40)의 홈 부분은 봉지재(44)로 봉지된다. 그리고, 각 회로 패턴(32)의 볼 랜드(34) 상에 솔더 볼(46)이 부착된다.The circuit pattern 32 and the bonding pad 12 of the semiconductor chip 11 are electrically connected to each other by a wire 42 penetrating the groove 36 provided in the polyimide film 40. ), The groove portion of the polyimide film 40 is sealed with an encapsulant 44. The solder balls 46 are attached to the ball lands 34 of the circuit patterns 32.
이와 같은 구조를 갖는 본 발명의 반도체 패키지는 반도체 칩과 폴리이미드막 사이에 에어 컬럼을 갖는 고분자 수지층을 개재시킨 것으로 인해 솔더 조인트의 신뢰성을 확보할 수 있다.The semiconductor package of the present invention having such a structure can ensure the reliability of the solder joint by interposing a polymer resin layer having an air column between the semiconductor chip and the polyimide film.
즉, 상기 고분자 수지층은 고분자 수지와 에어 컬럼이 혼합된 것으로 인해, 그 자체의 열팽창계수가 매우 크다. 따라서, 이렇게 열팽창계수가 큰 고분자 수지층이 반도체 칩과 폴리이미드막 사이에 개재되면, 휨(warpage)과 같은 응력 집중으로 인한 패키지의 변형은 감소되며, 또한, 에어 컬럼이 개재되는 것으로 인해 어셈블리 스티프니스가 줄어들게 됨으로써, 결국, 패키지와 PCB간의 솔더 조인트의 신뢰성을 확보할 수 있게 된다.That is, the polymer resin layer has a very large coefficient of thermal expansion itself due to a mixture of a polymer resin and an air column. Therefore, when the polymer resin layer having such a high thermal expansion coefficient is interposed between the semiconductor chip and the polyimide film, deformation of the package due to stress concentration such as warpage is reduced, and assembly stiffness is caused by intervening air column. As a result, the reliability of the solder joint between the package and the PCB can be ensured.
또한, 본 발명의 패키지는 상기 에어 컬럼을 외부의 대기와 통하도록 구성함으로써, 열저항을 낮출 수 있으며, 이를 통해, 열방출 특성을 개선시킬 수 있다.In addition, the package of the present invention is configured to communicate with the outside air, the heat resistance can be lowered, thereby improving the heat dissipation characteristics.
이하에서는 상기와 같은 본 발명의 반도체 패키지의 제조방법을 도 2a 내지 도 2f를 참조하여 설명하도록 하겠다. 여기서, 각 도면들은 하나의 반도체 칩에 대해서만 도시한다.Hereinafter, a method of manufacturing the semiconductor package of the present invention as described above will be described with reference to FIGS. 2A to 2F. Here, each drawing is shown for only one semiconductor chip.
먼저, 도 2a에 도시된 바와 같이, 공지의 반도체 제조 공정을 통해 집적된 수 개의 센터 패드형 반도체 칩들(11)을 포함하는 웨이퍼(20)를 마련한다. 그런다음, 상기 웨이퍼(20) 상에 금속 마스크(metal mask : 50)를 배치시킨 상태에서, 스퀴즈(squeeze : 52)를 이용하여 상기 웨이퍼(20) 상에 선택적으로 고분자 수지(22)를 도포한다. 이때, 상기 고분자 수지(21)는 라인 형태로 도포하며, 도포되는 곳은 후속 공정인 와이어 본딩 및 솔더 볼 본딩과 같은 공정에서 응력을 받을 수 있는 부분이 포함되도록 한다.First, as shown in FIG. 2A, a wafer 20 including several center pad-type semiconductor chips 11 integrated through a known semiconductor manufacturing process is prepared. Then, in a state where a metal mask 50 is disposed on the wafer 20, a polymer resin 22 is selectively applied onto the wafer 20 using a squeeze 52. . In this case, the polymer resin 21 is applied in the form of a line, and the coated portion is to include a portion that may be stressed in a process such as wire bonding and solder ball bonding.
그 다음, 상기 금속 마스크를 제거한 상태에서, 열처리를 통해 인쇄된 고분자 수지(22)를 40∼60% 정도만 경화시켜, 도 2b에 도시된 바와 같이, 라인 형상을 갖는 고분자 수지(22)와, 이들 사이에 배치되는 에어 컬럼(24)을 포함하는 고분자 수지층(30)을 형성한다.Next, in the state where the metal mask is removed, the printed polymer resin 22 is cured by only about 40 to 60% by heat treatment, and as shown in FIG. 2B, the polymer resin 22 having a line shape and these A polymer resin layer 30 including an air column 24 disposed therebetween is formed.
다음으로, 상부면에 볼 랜드(34)를 갖는 회로 패턴(22)이 구비되고, 또한, 중심부에 반도체 칩(11)의 본딩 패드들(12)을 노출시키도록 홈(36)이 구비된 폴리이미드막(40)을 상기 고분자 수지층(30) 상에 안치시킨다. 그런다음, 열처리를 통해서 1차로 경화된 고분자 수지(22)를 완전히 경화시켜, 도 2c에 도시된 바와 같이, 상기 고분자 수지층(30) 상에 상기 폴리이미드막(40)을 부착시킨다.Next, a poly pattern having a circuit pattern 22 having a ball land 34 on an upper surface thereof, and a groove 36 having a groove 36 to expose the bonding pads 12 of the semiconductor chip 11 at a central portion thereof is provided. The mid film 40 is placed on the polymer resin layer 30. Then, the polymer resin 22 cured primarily through heat treatment is completely cured, and as shown in FIG. 2C, the polyimide film 40 is attached onto the polymer resin layer 30.
계속해서, 도 2d에 도시된 바와 같이, 폴리이미드막(40)에 구비된 홈(36)을 관통하는 금속 와이어(42)를 통해서 회로 패턴(32)의 일단과 반도체 칩(11)의 본딩 패드(12)간을 전기적으로 연결시키고, 그런다음, 도 2e에 도시된 바와 같이, 상기 금속 와이어(42) 및 회로 패턴(32)의 일단을 포함한 홈 부분을 시린지(54)를 이용해서 봉지재(44)로 봉지한다.Subsequently, as shown in FIG. 2D, one end of the circuit pattern 32 and the bonding pad of the semiconductor chip 11 are formed through the metal wire 42 passing through the groove 36 provided in the polyimide film 40. (12) electrically connected to each other, and then, as shown in FIG. 2E, a groove portion including one end of the metal wire 42 and the circuit pattern 32 is sealed with a syringe 54 ( 44).
그리고나서, 도 2f에 도시된 바와 같이, 회로 패턴(32)의 볼 랜드(34) 상에 솔더 볼(46)을 부착시키고, 이후, 웨이퍼 레벨로 제조된 반도체 패키지들을 절단시켜, 개개의 반도체 패키지들로 분리시킴으로써, 본 발명의 에어 컬럼을 갖는 반도체 패키지를 완성한다.Then, as shown in FIG. 2F, the solder balls 46 are attached to the ball lands 34 of the circuit pattern 32, and then the semiconductor packages manufactured at the wafer level are cut to separate individual semiconductor packages. By separating them into two, the semiconductor package having the air column of the present invention is completed.
도 3은 본 발명의 다른 실시예에 따른 에어 컬럼을 갖는 볼 그리드 어레이 패키지(ball grid array package) 패키지를 도시한 단면도이다.3 is a cross-sectional view showing a ball grid array package package having an air column according to another embodiment of the present invention.
도시된 바와 같이, 이 실시예는 고분자 수지(64a) 및 에어 컬럼(64b)을 갖는 고분자 수지층(64)이 볼 그리드 어레이 패키지의 기판(70)에 적용된 경우이다.As shown, this embodiment is a case where the polymer resin layer 64 having the polymer resin 64a and the air column 64b is applied to the substrate 70 of the ball grid array package.
즉, 이 실시예에서 있어서의 기판(70)은 회로 패턴(도시안됨)이 구비된 제1 및 제2기판(62, 66)과, 상기 기판들(26, 28) 사이에 개재된 고분자 수지층(64)을 포함하는 다층(multi layer) 구조로 이루어지며, 상기 고분자 수지(64a)에는 상기 제1기판(62)에 구비된 회로 패턴과 제2기판(66)에 구비된 회로 패턴간을 전기적으로 연결시키는 비아 회로 패턴(64c)이 구비된다.In other words, the substrate 70 in this embodiment includes the first and second substrates 62 and 66 provided with a circuit pattern (not shown) and the polymer resin layer interposed between the substrates 26 and 28. And a multi-layer structure including 64, wherein the polymer resin 64a is electrically connected between the circuit pattern provided on the first substrate 62 and the circuit pattern provided on the second substrate 66. The via circuit pattern 64c for connecting to each other is provided.
이와 같은 다층 기판(70)의 제1기판(62) 상에는 본딩 패드들(도시안됨)이 상부면 가장자리 부분에 배열된 에지(edge) 패드형 반도체 칩(11a)이 부착되며, 와이어(42)에 의해 상기 반도체 칩(11a)의 본딩 패드와 제1기판(62)의 회로 패턴이 전기적으로 접속되고, 그리고, 반도체 칩(11a) 및 와이어(42)를 포함한 상기 다층 기판(70)의 상부면은 봉지제(44)로 봉지되며, 상기 다층 기판(70)의 제2기판(66)의 회로 패턴에는 솔더 볼(46)이 부착된다.On the first substrate 62 of the multilayer substrate 70, an edge pad type semiconductor chip 11a having bonding pads (not shown) arranged at an edge of an upper surface thereof is attached to the wire 42. The bonding pads of the semiconductor chip 11a and the circuit patterns of the first substrate 62 are electrically connected to each other, and the upper surface of the multilayer substrate 70 including the semiconductor chip 11a and the wire 42 is formed. The encapsulant 44 is encapsulated, and solder balls 46 are attached to the circuit pattern of the second substrate 66 of the multilayer substrate 70.
이 실시예의 볼 그리드 어레이 패키지는, 전술한 본 발명의 실시예와 마찬가지로, 열팽창계수가 매우 큰 에어 컬럼을 갖는 고분자 수지층이 구비되는 것으로 인해, 패키지와 PCB간의 솔더 조인트의 신뢰성을 확보할 수 있다.The ball grid array package of this embodiment, like the embodiment of the present invention described above, is provided with a polymer resin layer having an air column with a very large thermal expansion coefficient, thereby ensuring the reliability of the solder joint between the package and the PCB. .
이상에서와 같이, 본 발명의 패키지는 내부에 열팽창계수가 매우 큰 에어 컬럼을 갖는 고분자 수지층을 구비시킴으로써, 열 변형 및 기계적 변형을 줄일 수 있으며, 이를 통해, 패키지의 솔더 조인트의 신뢰성을 확보할 수 있다.As described above, the package of the present invention is provided with a polymer resin layer having an air column having a very large thermal expansion coefficient therein, thereby reducing thermal deformation and mechanical deformation, thereby ensuring reliability of the solder joint of the package. Can be.
또한, 본 발명의 패키지는 에어 컬럼을 외부의 대기와 통하도록 함으로써, 열저항을 낮출 수 있고, 그래서, 열방출 특성이 우수하도록 할 수 있다.In addition, the package of the present invention can lower the heat resistance by allowing the air column to communicate with the outside atmosphere, so that the heat dissipation characteristics can be excellent.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038306A KR20030002627A (en) | 2001-06-29 | 2001-06-29 | Semiconductor package having air column |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038306A KR20030002627A (en) | 2001-06-29 | 2001-06-29 | Semiconductor package having air column |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030002627A true KR20030002627A (en) | 2003-01-09 |
Family
ID=27712331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010038306A KR20030002627A (en) | 2001-06-29 | 2001-06-29 | Semiconductor package having air column |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030002627A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007129830A1 (en) * | 2006-05-04 | 2007-11-15 | Hanwha Chemical Corporation | Semiconductor package having polymer coated copper wire and method for manufacturing the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980012302U (en) * | 1996-08-26 | 1998-05-25 | 김영귀 | Front bumper of car |
| JPH11340365A (en) * | 1998-05-28 | 1999-12-10 | Sharp Corp | Insulative wiring board and resin-sealed semiconductor device |
| KR20000003002A (en) * | 1998-06-25 | 2000-01-15 | 윤종용 | Semiconductor package using elastomer |
| KR20000003305A (en) * | 1998-06-27 | 2000-01-15 | 윤종용 | Ball grid array package |
| JP2000269413A (en) * | 1999-03-18 | 2000-09-29 | Nec Corp | Semiconductor device |
| JP2000315746A (en) * | 1996-07-31 | 2000-11-14 | Sharp Corp | Chip supporting board for semiconductor package |
-
2001
- 2001-06-29 KR KR1020010038306A patent/KR20030002627A/en not_active Application Discontinuation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315746A (en) * | 1996-07-31 | 2000-11-14 | Sharp Corp | Chip supporting board for semiconductor package |
| KR19980012302U (en) * | 1996-08-26 | 1998-05-25 | 김영귀 | Front bumper of car |
| JPH11340365A (en) * | 1998-05-28 | 1999-12-10 | Sharp Corp | Insulative wiring board and resin-sealed semiconductor device |
| KR20000003002A (en) * | 1998-06-25 | 2000-01-15 | 윤종용 | Semiconductor package using elastomer |
| KR20000003305A (en) * | 1998-06-27 | 2000-01-15 | 윤종용 | Ball grid array package |
| JP2000269413A (en) * | 1999-03-18 | 2000-09-29 | Nec Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007129830A1 (en) * | 2006-05-04 | 2007-11-15 | Hanwha Chemical Corporation | Semiconductor package having polymer coated copper wire and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7224073B2 (en) | Substrate for solder joint | |
| US6228676B1 (en) | Near chip size integrated circuit package | |
| US6534391B1 (en) | Semiconductor package having substrate with laser-formed aperture through solder mask layer | |
| US6064111A (en) | Substrate for holding a chip of semi-conductor package, semi-conductor package, and fabrication process of semi-conductor package | |
| US20060163749A1 (en) | IC chip package structure and underfill process | |
| US20080182398A1 (en) | Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate | |
| KR100212607B1 (en) | Semiconductor chip package | |
| JP3277997B2 (en) | Ball grid array package and manufacturing method thereof | |
| KR19990086916A (en) | Stackable Visage Semiconductor Chip Package and Manufacturing Method Thereof | |
| KR100449307B1 (en) | Semiconductor device and method for manufacturing the same | |
| JPH1167968A (en) | Ball grid array package, manufacture thereof and printed circuit board therefor | |
| KR20040083192A (en) | Solder ball package | |
| US7384805B2 (en) | Transfer mold semiconductor packaging processes | |
| US6504239B1 (en) | Semiconductor device having dummy pattern that relieves stress | |
| KR20030085449A (en) | An improved flip chip package | |
| KR20030002627A (en) | Semiconductor package having air column | |
| KR100388211B1 (en) | Multi chip package | |
| US20070209830A1 (en) | Semiconductor chip package having a slot type metal film carrying a wire-bonding chip | |
| KR100762871B1 (en) | method for fabricating chip scale package | |
| KR100520443B1 (en) | Chip scale package and its manufacturing method | |
| JP3136274B2 (en) | Semiconductor device | |
| KR20020028473A (en) | Stack package | |
| KR100209267B1 (en) | Forming method of heat sink part in bga package | |
| JP4175339B2 (en) | Manufacturing method of semiconductor device | |
| KR100639210B1 (en) | ball grid array package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |