KR20000002716A - 반도체 메모리 장치의 데이터 입/출력 패드 배열 - Google Patents

반도체 메모리 장치의 데이터 입/출력 패드 배열 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치는 제 1 및 제 2 데이터 입/출력 패드들을 포함하며, 상기 제 1 및 제 2 데이터 입/출력 패드들은 대응하는 메모리 셀 블록들 사이에 그리고 그것에 인접한 영역에 배열된다. 상기 제 1 및 제 2 데이터 입/출력 패드들 사이에는, 제어 패드들 및 어드레스 패드들이 배열된다. 반도체 메모리 장치는 데이터 입/출력 핀들이 일측에 집중적으로 배열되는 핀 구조 (NON-ODIC type)를 가지는 패키지에 의해서만 패키지된다. 그러한 데이터 입/출력 패드 배열 구조에 따라 구현된 초고집적 반도체 메모리 장치를 그러한 패키지로 패키지함으로써, 데이터 입/출력 패드들 및 핀들 사이에 야기되는 스큐가 감소될 수 있다. 그러므로, 초고집적 반도체 메모리 장치의 고속 데이터 액세스 동작이 구현될 수 있다.

Description

반도체 메모리 장치의 데이터 입/출력 패드 배열(ARRANGEMENT OF DATA INPUT/OUTPUT PAD FOR USE IN A SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 초고집적 반도체 메모리 장치의 데이터 입/출력 패드 배열에 관한 것이다.
도 1은 종래의 반도체 메모리 장치의 칩 레이 아웃을 개략적으로 보여준다. 도 1에서, 반도체 메모리 장치는 반도체 칩 상에 형성되고, 4개의 메모리 셀 블록들 (10T), (10B), (11T) 및 (11B)을 포함한다. 메모리 셀 블록들 (10T), (10B), (11T) 및 (11B) 각각은 복수 개의 메모리 셀들을 포함한다. 정상 동작 동안에 (외부 액세스 동작 동안에), 1-비트 메모리 셀이 각 메모리 셀 블록 (또는, 위쪽에 배열된 메모리 셀 블록들 또는 아래쪽에 배열된 메모리 셀 블록들)에서 선택되고, 데이터가 각 블록 (또는, 위쪽에 배열된 메모리 셀 블록들 또는 아래쪽에 배열된 메모리 셀 블록들)에 기입되거나 각 블록 (또는, 위쪽에 배열된 메모리 셀 블록들 또는 아래쪽에 배열된 메모리 셀 블록들)으로부터 독출된다.
반도체 칩의 중앙 영역 (메모리 셀 블록들과 메모리 셀 블록들 사이의 영역)에는, 신호들 (예들 들면, 어드레스, 제어 신호들, 데이터 등)의 입출력을 위한 패드들 (12), (14) 및 (16)이 배열된다. 패드들이 칩의 중앙 부분에 배열된 그러한 구조는 리드 프레임 (lead frame)의 끝들이 와이어 본딩 (wire bonding)에 의해서 칩의 중앙 영역에 배열된 패드들에 연결되는 LOC (Lead On Chip) 배열로서 알려져 있다. 칩 중앙 영역에 패드들을 정렬함으로써 패드들에 의해서 점유되는 면적이 반도체 칩의 양 측면들을 따라 주변 영역에 배열되는 구조와 비교하여 감소되고, 그것에 의해서 반도체 칩의 사용 능률을 향상시킬 수 있다.
반도체 메모리 장치의 빠른 데이터 액세스 동작이 지원되는 EDO 메모리 또는 동기형 메모리는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다. 하지만, 고속화와 더불어 반도체 메모리 장치의 집적도 역시 향상되고 있다. 공정 기술의 향상에도 불구하고 칩 사이즈는 반도체 메모리 장치의 고속 동작과 더불어 증가되고 있다. 그 결과로서, 패키지 (package) 및 칩 사이즈 역시 증가된다.
상대적으로 집적도가 낮은 반도체 메모리 장치에는, JEDEC 표준으로서 사용되는 ODIC (Outer DQ Inner Control) 타입의 핀 구조를 가지는 패키지가 사용된다. 상기한 ODIC 타입의 핀 구조는 다음과 같다. 데이터 입/출력 핀들은 패키지의 양 측면의 바깥쪽에 배열되고, 그것들 사이에 즉, 안쪽에 어드레스 및 제어 핀들이 배열된다. 그러한 ODIC 타입의 패키지를 사용하는 비교적 낮은 집적도의 반도체 메모리 장치의 경우에 있어서, 상기 데이터 입/출력 핀들이 양 측면의 바깥쪽에 배열되더라도 상기 데이터 입/출력 핀들 사이의 스큐는 반도체 칩 및 패키지의 사이즈가 작기 때문에 생기지 않는다.
하지만, 집적도가 증가되고 빠른 동작 속도가 요구됨에 따라, ODIC 타입의 패키지를 사용하는 경우 동일한 역할을 수행하는 핀들 사이에는 스큐가 야기된다. 이를 해결하기 위한 방법의 하나로서, NON-ODIC (Non Outer DQ Inner Control) 타입의 패키지가 사용되고 있다. NON-ODIC 타입을 사용하는 고집적 반도체 메모리 장치에 있어서, 동일한 역할을 수행하는 핀들이 서로 인접한 영역에 집합적으로 배열되고, 그 결과 동일한 역할을 수행하는 핀들 사이의 스큐가 최소화된다. 그러한 핀 배열 구조를 가지는 패키지가 점차적으로 표준화되고 있다.
통상적으로, 반도체 칩 상에 형성되는 패드들은 패키지 본딩의 편의를 위해서 패키지의 핀 배열 구조와 동일하게 배열된다. 즉, 패키지가 ODIC 타입일 때, 반도체 칩의 패드들은 ODIC 타입으로 배열되고 그리고 패키지가 NON-ODIC 타입일 때, 반도체 칩의 패드들은 NON-ODIC 타입으로 배열된다.
초고집적 (예를 들면, 1 GIGA bit) 반도체 메모리 장치가 앞서 언급한 패드 배열 방법에 따라서 구현되면 즉, 반도체 칩의 패드들이 NON-ODIC 타입의 패키지와 동일한 NON-ODIC 타입으로 배열되면, 반도체 메모리 장치의 전반적인 속도 지연이 초래될 수 있다. 즉, 도 1에서, 메모리 셀 블록들 (10T) 및 (10B) 그리고 메모리 셀 블록들 (11T) 및 (11B)에 데이터를 기입하거나 그것들로부터 데이터를 독출할 때, 메모리 셀 블록들 (10T) 및 (10B)에 대응하는 데이터 버스의 길이 (또는, 데이터 송수신 경로)가 메모리 셀 블록들 (11T) 및 (11B)에 대응하는 데이터 버스의 길이 (또는, 데이터 송수신 경로)에 비해서 더 길다.
이 경우, 메모리 셀 블록들 (10T) 및 (10B)에 대응하는 데이터 버스의 배선 저항 및 기생 커패시턴스는 메모리 셀 블록들 (11T) 및 (11B)에 대응하는 데이터 버스의 그것보다 더 커진다. 그 결과, 전자의 신호 전달 지연 (signal propagation delay)이 후자의 그것보다 더 커져, 고속 액세스 동작 (high speed access operation)을 방해한다. 특히, 데이터 독출 시점에서, 메모리 셀 블록들 (10T) 및 (10B)로부터 독출된 데이터가 대응하는 데이터 입/출력 패드들에 나타나는 시점은 메모리 셀 블록들 (11T) 및 (11B)로부터 독출된 데이터가 대응하는 데이터 입/출력 패드들에 나타나는 시점보다 지연된다. 그 결과, 데이터 출력 시점이 상기 지연된 시점으로 결정되기 때문에, 초고집적 반도체 메모리 장치에서 고속 데이터 액세스가 불가능하다.
따라서 본 발명의 목적은 초고집적 반도체 메모리 장치의 데이터 입/출력 패드들의 배열을 제공하는 것이다.
다른 목적은 고속 동작이 가능한 데이터 입/출력 패드 배열을 가지는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래의 반도체 메모리 장치의 칩 레이 아웃을 개략적으로 보여주는 도면;
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 데이터 입/출력 패드들의 레이 아웃을 보여주는 블록도; 그리고
도 3은 NON-ODIC 타입의 핀 레이 아웃을 가지는 패키지를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호 설명
10T, 10B, 11T, 11B, 100T, 100B, 110T, 110B : 메모리 셀 블록
12, 126 : 어드레스 패드들 14, 124 : 제어 패드들
16, 120, 122 : 데이터 입/출력 패드들 128 : 어드레스 버스
130, 132 : 데이터 버스
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 행과 열로 배열된 복수 개의 메모리 셀 블록들과; 상기 각 메모리 셀 블록은 데이터 정보를 저장하는 복수 개의 메모리 셀들을 가지며; 제 1 및 제 2 그룹들로 나누어진 복수 개의 데이터 입/출력 회로들 및; 상기 제 1 및 제 2 그룹들은 상기 메모리 셀 블록들에 대응하도록 그리고 상기 대응하는 메모리 셀 블록들 사이에 배열되며; 외부로부터 인가되는 어드레스 신호들을 받아들이며, 상기 제 1 및 제 2 그룹들 사이에 배열된 복수 개의 어드레스 입력 회로들을 포함하고, 상기 반도체 메모리 장치는 상기 제 1 및 제 2 그룹들의 데이터 입/출력 회로들에 대응하는 핀들이 집중적으로 배열되는 방법으로 배열된 핀 레이 아웃을 가지는 논-오딕 타입의 패키지에 의해서만 패키지된다.
이 실시예에 있어서, 상기 데이터 입/출력 회로들 각각은 데이터 입/출력 패드 및 데이터 입/출력 버퍼를 포함한다.
이 실시예에 있어서, 상기 패키지는 논-오딕 타입의 볼 그리드 어레이 (ball grid array) 패키지이다.
이 실시예에 있어서, 상기 어드레스 입력 회로들 각각은 어드레스 입력 패드 및 어드레스 입력 버퍼를 포함한다.
이 실시예에 있어서, 외부로부터 인가되는 제어 신호들을 받아들이며, 상기 제 1 그룹의 입/출력 회로들에 인접한 그리고 상기 제 1 그룹의 입/출력 회로들에 대응하는 메모리 블록들 사이에 배열된 제어 회로들을 부가적으로 포함하며, 상기 각 제어 회로는 제어 패드 및 제어 신호 입력 버퍼를 포함한다.
이 실시예에 있어서, 상기 데이터 입/출력 패드들, 상기 어드레스 입력 패드들 그리고 상기 제어 패드들을 상기 논-오딕 타입 패키지의 핀들에 전기적으로 연결하기 위한 본딩 와이어들은 그것드 사이의 전기적인 절연을 위해서 다층 배선 구조로 배열된다.
(작용)
이와 같은 장치에 의해서, ODIC 타입의 데이터 입/출력 패드 배열 구조에 따라 구현된 초고집적 반도체 메모리 장치를 NON-ODIC 타입의 패키지로 패키지함으로써, 데이터 입/출력 패드들 및 핀들 사이에 야기되는 스큐가 감소될 수 있다.
(실시예)
도 2를 참조하면, 본 발명의 신규한 반도체 메모리 장치에 의하면, 제 1 및 제 2 데이터 입/출력 패드들 (120) 및 (122)이 대응하는 메모리 셀 블록들 (100T) 및 (100B) 그리고 (110T) 및 (110B) 사이에 그리고 그것에 인접한 영역에 배열된다. 상기 제 1 및 제 2 데이터 입/출력 패드들 (120) 및 (122) 사이에는, 제어 패드들 (124) 및 어드레스 패드들 (126)이 배열된다 (ODIC type). 반도체 메모리 장치는 데이터 입/출력 핀들이 일측에 집중적으로 배열되는 핀 구조 (NON-ODIC type)를 가지는 패키지에 의해서만 패키지된다. 그러한 데이터 입/출력 패드 배열 구조 (ODIC)에 따라 구현된 초고집적 반도체 메모리 장치를 그러한 패키지 (NON-ODIC)로 패키지함으로써, 데이터 입/출력 패드들 및 핀들 사이에 야기되는 스큐가 감소될 수 있다. 그러므로, 초고집적 반도체 메모리 장치의 고속 데이터 액세스 동작이 구현될 수 있다.
다시 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 데이터 입/출력 패드들의 레이 아웃을 보여주는 블록도가 도시되어 있다.
본 발명에 따른 반도체 메모리 장치 (1000)는 4 개의 메모리 셀 블록들 (100T), (100B), (110T) 및 (110B)을 포함한다. 상기 메모리 셀 블록들 (100T), (100B), (110T) 및 (110B)은 적어도 1비트 2진 데이터 정보를 저장하기 위한 복수 개의 메모리 셀들 (memory cells)을 포함한다. 상기 4 개의 메모리 셀 블록들 (100T), (100B), (110T) 및 (110B)은 매트릭스 형태로 배열된다. 상기 메모리 셀 블록들 (100T) 및 (100B)의 중앙 부분과 상기 메모리 셀 블록들 (110T) 및 (110B)의 중앙 부분에는, 제 1 데이터 입/출력 패드들 (120) 및 제어 패드들 (124) 그리고 어드레스 패드들 (126) 및 제 2 데이터 입/출력 패드들 (122)이 각각 배열된다. 도 2에 도시된 바와 같이, 상기 반도체 메모리 장치의 패드들 (120), (122), (124) 및 (126)은 LOC (lead on chip) 타입으로 배열된다. 앞서 설명된 바와 같이, 상기 LOC 타입의 경우에 있어서, 입/출력, 제어 및 어드레스 패드들 (120), (122), (124) 및 (126)이 반도체 메모리 장치 즉, 반도체 칩의 중앙에 배열된다.
도 2에 도시된 바와 같이, 제 1 데이터 입/출력 패드들 (120)은 상기 메모리 셀 블록들 (100T) 및 (100B)에 대응하고, 제 2 데이터 입/출력 패드들 (122)은 상기 메모리 셀 블록들 (110T) 및 (110B)에 대응한다. 외부로부터 인가되는 어드레스들을 받아들이기 위한 어드레스 패드들은 상기 메모리 셀 블록들 (110T) 및 (110B) 사이의 중앙 부분에 그리고 상기 제 2 데이터 입/출력 패드들 (122)의 좌측 부분에 배열된다. 제어 신호들 (예를 들면, 외부 클럭, 기입/독출 동작에 관련된 신호들)을 받아들이기 위한 상기 제어 패드들 (124)은 상기 메모리 셀 블록들 (100T) 및 (100B) 사이에 그리고 상기 제 1 데이터 입/출력 패드들 (120)의 우측 부분에 배열된다. 여기서, 도면에는 도시되지 않았지만, 제어 패드들 (124) 및 어드레스 패드들 (126)에 관련된 입력 버퍼들과 제 1 및 제 2 데이터 입/출력 패드들 (120) 및 (122)에 관련된 입/출력 버퍼들이 대응하는 패드들에 인접하여 배열됨은 이 분야에 통상적인 지식을 습득한 자들에게 자명하다.
데이터 송수신을 위한 데이터 버스 (130)는 제 1 데이터 입/출력 패드들 (120)과 그에 대응하는 메모리 셀 블록들 (100T) 및 (100B) 사이에 배열되고, 데이터 버스 (132)는 제 2 데이터 입/출력 패드들 (122)과 그에 대응하는 메모리 셀 블록들 (110T) 및 (110B) 사이에 배열된다. 어드레스 패드들을 통해서 제공되는 어드레스들은 패드들 (120), (122), (124) 및 (126)과 메모리 셀 블록들 (100T) 및 (110T) 사이에 그리고 그것과 메모리 셀 블록들 (100B) 및 (110B) 사이에 배열된다. 도시의 편의상, 제어 패드들에 관련된 버스는 도시되지 않았지만, 이 분야에 숙련된 자들에 의해서 쉽게 구현 가능하다.
도 2에서 알 수 있듯이, 메모리 셀 블록들 (100T) 및 (100B)의 데이터는 데이터 버스 (130)를 통해서 독출되고 그리고 상기 데이터 버스 (130)를 통해서 제 1 데이터 입/출력 패드들 (120)로 출력된다. 반대로, 메모리 셀 블록들 (110T) 및 (110B)의 데이터는 데이터 버스 (132)를 통해서 독출되고 그리고 상기 데이터 버스 (132)를 통해서 제 2 데이터 입/출력 패드들 (122)로 출력된다.
도 3은 NON-ODIC 타입의 핀 레이 아웃을 가지는 패키지를 보여주는 도면이다. 다시 도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치의 패드들은 데이터 입/출력 패드들 (또는, DQ 패드들) 사이에 제어 신호들 (예를 들면, 어드레스, 외부 클럭, 기입/독출 동작에 관련된 신호들)에 관련된 어드레스 및 제어 패드들이 배열되는 구조를 가진다. 이러한 패드 배열 구조는 전술한 바와 같이, ODIC (Outer-DQ-Inner-Control) 타입이라 불린다. 그 결과로서, 초고집적 반도체 메모리 장치에 도 1과 같은 패드 배열이 적용될 때 야기될 수 있는 메모리 셀 블록들 (100T) 및 (100B)과 메모리 셀 블록들 (110T) 및 (110B)에 관련된 제 1 및 제 2 데이터 입/출력 패드들 (120) 및 (122) 사이의 스큐가 감소될 수 있다. 즉, 도 2에 도시된 바와 같이, 메모리 셀 블록들 (100T) 및 (100B)으로/로부터 데이터를 기입/독출할 때, 데이터 송수신 라인 즉, 데이터 버스의 길이가 도 1의 그것에 비해서 더 짧게 레이 아웃될 수 있다. 그러므로, 단축된 데이터 버스의 길이에 상응하는 데이터 입/출력 패드들 간의 스큐가 감소될 수 있다. 그리고, 본 발명에 따른 반도체 메모리 장치 즉, 반도체 칩은 단지 도 3에 도시된 NON-ODIC 타입의 패키지에만 장착되도록 구현되었다. 여기서, 도 3의 패키지는 이 분야에 잘 알려진 볼 그리드 어레이 패키지 (ball grid array package)이다. 그 결과로서, 데이터 입/출력 핀들 사이의 스큐 역시 감소될 수 있다. 또한, 어드레스 버스의 길이 역시 짧아지기 때문에, 그에 따른 고속 액세스 동작이 더욱 가속화될 수 있다.
본 발명의 바람직한 실시예에 따른 패드 레이 아웃에 의하면, 도 3에 도시된 바와 같이, 데이터 입/출력 패드들 (DQm), 어드레스 패드들 (An) 그리고 제어 패드들과 대응하는 볼핀들을 연결하는 와이어들이 교차될 때 생길 수 있는 와이어들 간의 단락 현상을 방지하기 위해서, 도면에는 도시되지 않았지만, 상기 와이어들은 다층 배선 구조로 따라 배열될 것이다.
상기한 바와 같이, 데이터 입/출력 핀들이 일측에 집중적으로 배열되는 NON-ODIC 타입으로만 패키지되는 반도체 메모리 장치의 데이터 입/출력 패드들이 ODIC 타입으로만 배열된다. 그 결과 대응하는 메모리 셀 블록들과 데이터 입/출력 패드들 사이의 데이터 송수신 라인들이 상대적으로 짧게 레이 아웃될 수 있다. 그러므로, 데이터 입/출력 패드들 간의 스큐가 감소될 수 있고, 초고집적 반도체 메모리 장치의 고속 데이터 액세스 동작이 가능하다.

Claims (6)

  1. 행과 열로 배열된 복수 개의 메모리 셀 블록들과;
    상기 각 메모리 셀 블록은 데이터 정보를 저장하는 복수 개의 메모리 셀들을 가지며;
    제 1 및 제 2 그룹들로 나누어진 복수 개의 데이터 입/출력 회로들 및;
    상기 제 1 및 제 2 그룹들은 상기 메모리 셀 블록들에 대응하도록 그리고 상기 대응하는 메모리 셀 블록들 사이에 배열되며;
    외부로부터 인가되는 어드레스 신호들을 받아들이며, 상기 제 1 및 제 2 그룹들 사이에 배열된 복수 개의 어드레스 입력 회로들을 포함하고,
    상기 반도체 메모리 장치는 상기 제 1 및 제 2 그룹들의 데이터 입/출력 회로들에 대응하는 핀들이 집중적으로 배열되는 방법으로 배열된 핀 레이 아웃을 가지는 논-오딕 (Non-Outer-DQ-Inner-Control) 타입의 패키지에 의해서만 패키지되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입/출력 회로들 각각은 데이터 입/출력 패드 및 데이터 입/출력 버퍼를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 패키지는 논-오딕 타입의 볼 그리드 어레이 (ball grid array) 패키지인 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 어드레스 입력 회로들 각각은 어드레스 입력 패드 및 어드레스 입력 버퍼를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    외부로부터 인가되는 제어 신호들을 받아들이며, 상기 제 1 그룹의 입/출력 회로들에 인접한 그리고 상기 제 1 그룹의 입/출력 회로들에 대응하는 메모리 블록들 사이에 배열된 제어 회로들을 부가적으로 포함하며, 상기 각 제어 회로는 제어 패드 및 제어 신호 입력 버퍼를 포함하는 반도체 메모리 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 데이터 입/출력 패드들, 상기 어드레스 입력 패드들 그리고 상기 제어 패드들을 상기 논-오딕 타입 패키지의 핀들에 전기적으로 연결하기 위한 본딩 와이어들은 그것드 사이의 전기적인 절연을 위해서 다층 배선 구조로 배열되는 반도체 메모리 장치.
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