KR20000002089A - Circuit for protecting staticity discharge - Google Patents
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Abstract
Description
본 발명은 정전기 방전 보호 기술에 관한 것으로, 특히 반도체 칩의 출력단과 칩내 형성된 풀업 트랜지스터의 게이트의 전위를 같게 하는 트랜지스터를 구비한 정전기 방전 보호 기능을 개선한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge protection technique, and more particularly, to a technique for improving an electrostatic discharge protection function having a transistor having the same potential of an output terminal of a semiconductor chip and a gate of a pull-up transistor formed in the chip.
정전기 방전은 반도체 칩의 신뢰성을 결정하는 여러 요인 중의 하나로서, 반도체 칩의 조립 및 설치시에 취급자 또는 기계 장치등에 의해 발생되어, 반도체 칩을 손상시킨다. 따라서 이런 정전기 방전으로부터 반도체 칩을 보호하기 위한 회로가 요구되었다.Electrostatic discharge is one of various factors that determine the reliability of a semiconductor chip, and is generated by a worker or a mechanical device during assembly and installation of the semiconductor chip, thereby damaging the semiconductor chip. Therefore, a circuit for protecting a semiconductor chip from such electrostatic discharge has been required.
도 1은 일반적인 출력 버퍼를 나타낸다.1 shows a typical output buffer.
출력 버퍼는 풀업용 엔모스 트랜지스터(Q1)와 풀 다운용 엔모스 트랜지스터(Q2)를 구비한다. 풀업용 엔모스 트랜지스터(Q1)의 드레인에는 전원전압(Vcc)이 연결되고 풀다운용 엔모스 트랜지스터(Q2)의 소오스에는 접지 전압단이 연결된다. 노드(N0)에는 풀업용 엔모스 트랜지스터(Q1)의 소오스와 풀다운용 엔모스 트랜지스터(Q2)의 드레인 및 정전기 방전 테스트 장치의 일단(11)이 연결된다.The output buffer includes a pull-up NMOS transistor Q1 and a pull-down NMOS transistor Q2. A power supply voltage Vcc is connected to a drain of the pull-up NMOS transistor Q1, and a ground voltage terminal is connected to a source of the pull-down NMOS transistor Q2. The node N 0 is connected to a source of the pull-up NMOS transistor Q1, a drain of the pull-down NMOS transistor Q2, and one end 11 of the electrostatic discharge test apparatus.
한편, 도 2a 및 도 2b에는 엔모스 트랜지스터의 단면도와 그의 등가 회로가 각각 나타나 있다. P형 기판(13) 상부에는 게이트(16)가 형성되어 있고, 게이트(16) 측면 하부의 기판에 N형의 불순물 영역(14, 15)이 형성되어 엔모스 트랜지스터의 소오스 및 드레인이 된다. 한편, 엔모스 트랜지스터의 N형인 소오스 및 드레인과 P형 기판은 NPN 바이폴라 트랜지스터를 형성한다. 따라서, 도 1에 도시된 출력 버퍼에는 엔모스 트랜지스터 외에 엔모스 트랜지스터의 구조에서 발생되는 기생 NPN 바이폴라 트랜지스터가 존재한다.2A and 2B show sectional views of NMOS transistors and their equivalent circuits, respectively. The gate 16 is formed on the P-type substrate 13, and the N-type impurity regions 14 and 15 are formed on the substrate below the side of the gate 16 to serve as a source and a drain of the NMOS transistor. On the other hand, the N-type source and drain and the P-type substrate of the NMOS transistor form an NPN bipolar transistor. Therefore, in addition to the NMOS transistor, the parasitic NPN bipolar transistor generated in the structure of the NMOS transistor exists in the output buffer shown in FIG.
풀업 트랜지스터(Q1)의 게이트가 접지 상태의 전위를 유지하여 턴오프 상태에 있다. 그런데 정전기 방전 테스트 시 마이너스의 스트레스를 반도체 칩, 예로서 출력 버퍼에 가하면(네거티브 재핑시;negative zapping), 단자(11)를 통해 노드(N0)에 수백V(예를 들면 약 -200V)의 마이너스 전압이 인간되어, 풀업 트랜지스터(Q1)의 게이트와 소오스간의 전위가 풀업 트랜지스터(Q1)의 문턱 전압 보다 높게 된다. 따라서, 풀업 트랜지스터(Q1)가 턴온되어, 정전기 방전 스트레스를 형성하는 전류중의 초기 일부가 풀업 트랜지스터(Q1)를 통해 전원 전압단(Vcc)으로 흐르게 된다. 이때, 풀업 트랜지스터(Q1)의 게이트 산화막이 손상된다. 한편, 엔모스 트랜지스터에 기생적으로 형성된 NPN 바이폴라 트랜지스터가 동작하나 정전기 방전 스트레스를 형성하는 전류중의 상당 부분은 풀업 트랜지스터(Q1)를 통과한다.The gate of the pull-up transistor Q1 is in the turn-off state by maintaining the potential of the ground state. However, in the electrostatic discharge test, negative stress is applied to the semiconductor chip, for example, the output buffer (negative zapping), and the terminal 11 has a few hundred volts (eg, about -200 volts) at the node N 0 . The negative voltage becomes human, so that the potential between the gate and the source of the pull-up transistor Q1 becomes higher than the threshold voltage of the pull-up transistor Q1. Accordingly, the pull-up transistor Q1 is turned on so that an initial portion of the current forming the electrostatic discharge stress flows through the pull-up transistor Q1 to the power supply voltage terminal Vcc. At this time, the gate oxide film of the pull-up transistor Q1 is damaged. On the other hand, the NPN bipolar transistors parasitically formed in the NMOS transistors operate, but a large part of the currents that form the electrostatic discharge stress pass through the pull-up transistor Q1.
반면, 단자(11)에 플러스 전압이 인가되는 경우(포지티브 재핑시;positive zapping), 풀업 트랜지스터(Q1)의 게이트와 소오스간의 전위차가 그의 문턱 전압보다 작게 되어 풀업 트랜지스터(Q1)는 턴오프된다. 반면 기생 NPN 바이폴라 트랜지스터는 턴온되어, 정전기 방전 스트레스가 기생 NPN 바이폴라 트랜지스터를 통과하여 출력 버퍼의 손상이 발생하지 않는다.On the other hand, when a positive voltage is applied to the terminal 11 (positive zapping), the potential difference between the gate and the source of the pull-up transistor Q1 becomes smaller than its threshold voltage, so that the pull-up transistor Q1 is turned off. On the other hand, the parasitic NPN bipolar transistor is turned on so that the electrostatic discharge stress passes through the parasitic NPN bipolar transistor so that the output buffer is not damaged.
위에 언급한 현상은 출력 버퍼에만 한정되지 않고, 엔모스 트랜지스터만을 사용하여 반도체 칩을 구성하는 모든 경우에도 발생한다.The above-mentioned phenomenon is not only limited to the output buffer, but also occurs in all cases in which the semiconductor chip is configured using only the NMOS transistor.
따라서, 본 발명의 목적은 네거티브 재핑시 풀업 트랜지스터가 턴온되는 것을 방지하여 정전기 방전 스트레스에 대해 반도체 칩을 보호할 수 있는 기술을 실현하는 것이다.Accordingly, an object of the present invention is to realize a technique capable of preventing the pull-up transistor from turning on during negative zapping to protect the semiconductor chip against electrostatic discharge stress.
도 1 - 종래 기술에 따른 출력 버퍼Figure 1-Output buffer according to the prior art
도 2a 및 도 2b- 도 1의 풀다운 NMOS 트랜지스터의 단면도 및 그의 등가 회로2A and 2B-1 are cross-sectional views of the pull-down NMOS transistor of FIG. 1 and an equivalent circuit thereof.
도 3 - 본 발명에 따라 정전기 방전 보호 효과가 개선된 출력 버퍼3-Output buffer with improved electrostatic discharge protection effect according to the present invention
(주요 부호의 설명)(Explanation of main sign)
Q3: 풀업 트랜지스터 Q4:풀다운 트랜지스터Q3: pull-up transistor Q4: pull-down transistor
Q5:정전기 방전용 트랜지스터 21: 단자Q5: Electrostatic Discharge Transistor 21: Terminal
본 발명의 목적을 달성하기 위해, 네거티브 재핑시 턴온되는 트랜지스터의 게이트의 전위와 정전기 방전 테스트 장비의 일단의 전위가 같게 하는 트랜지스터를 구비한다.To achieve the object of the present invention, a transistor is provided such that the potential of the gate of the transistor turned on during negative zapping and the potential of one end of the electrostatic discharge test equipment are equal.
구체적으로, 정전기 방전 보호 회로의 제 1 엔모스 트랜지스터의 드레인은 전원 전압단에 연결되고, 소오스는 정전기 방전 테스트 장치에 연결된다. 제 2 엔모스 트랜지스터의 드레인은 제 1 엔모스 트랜지스터의 소오스 및 정전기 방전 테스트 장치에 연결된다. 제 2 엔모스 트랜지스터의 소오스는 접지 전압단에 연결된다. 정전기 방전 보호용 트랜지스터인 제 3 엔모스 트랜지스터는 제 1 엔모스 트랜지스터의 게이트와 그의 소오스 및 정전기 방전 장치 사이에 형성된다. 제 3 엔모스 트랜지스터의 게이트는 접지 전압단에 연결된다.Specifically, the drain of the first NMOS transistor of the electrostatic discharge protection circuit is connected to the power supply voltage terminal, and the source is connected to the electrostatic discharge test apparatus. The drain of the second NMOS transistor is connected to the source and electrostatic discharge test apparatus of the first NMOS transistor. The source of the second NMOS transistor is connected to the ground voltage terminal. The third NMOS transistor, which is an electrostatic discharge protection transistor, is formed between the gate of the first NMOS transistor and its source and the electrostatic discharge device. The gate of the third NMOS transistor is connected to the ground voltage terminal.
네거티브 재핑시 정전기 방전 보호용 트랜지스터가 턴온되어 제 1 엔모스 트랜지스터가 턴오프된다. 따라서, 제 1 엔모스 트랜지스터의 게이트 산화막의 파괴는 발생하지 않는다.During negative zapping, the electrostatic discharge protection transistor is turned on so that the first NMOS transistor is turned off. Therefore, destruction of the gate oxide film of the first NMOS transistor does not occur.
도 3을 참조로 본 발명을 설명한다.The present invention will be described with reference to FIG. 3.
도 1과 같이, 출력 버퍼는, 2개의 엔모스 트랜지스터를 구비한다. 풀업 트랜지스터(Q3)의 드레인은 전원 전압단(Vcc)에 연결되고, 풀다운 트랜지스터(Q4)의 소오스는 접지 전압단에 연결된다. 정전기 방전 테스트 장비의 일단(21), 풀업 트랜지스터(Q3)의 소오스 및 풀다운 트랜지스터(Q4)의 드레인은 노드(N2)에서 연결된다. 정전기 방전용 트랜지스터(Q5)는 풀업 트랜지스터(Q3)와 단자(21) 사이에 연결된다. 정전기 방전용 트랜지스터(Q5)의 게이트는 접지 전압단에 연결되고, 일단은 노드(N1)에서 풀업 트랜지스터(Q3)의 게이트와 연결된다. 정전기 방전용 트랜지스터(Q5)의 타단은 노드(N2)에서 단자(21)와 연결된다.As shown in FIG. 1, the output buffer includes two NMOS transistors. The drain of the pull-up transistor Q3 is connected to the power supply voltage terminal Vcc, and the source of the pull-down transistor Q4 is connected to the ground voltage terminal. One end 21 of the electrostatic discharge test equipment, the source of the pull-up transistor Q3 and the drain of the pull-down transistor Q4 are connected at the node N 2 . The electrostatic discharge transistor Q5 is connected between the pull-up transistor Q3 and the terminal 21. The gate of the electrostatic discharge transistor Q5 is connected to the ground voltage terminal, and one end thereof is connected to the gate of the pull-up transistor Q3 at the node N 1 . The other end of the electrostatic discharge transistor Q5 is connected to the terminal 21 at the node N 2 .
네거티브 재핑시, 단자(21)에 약 -200V의 전압이 인가되면, 엔모스 트랜지스터(Q5)는 턴온 되어, 노드(N1)의 전위와 노드(N2)의 전위가 같게 된다. 즉, 풀업 트랜지스터(Q3)의 게이트 전위와 그의 소오스와의 전위가 같게 되어 풀업 트랜지스터(Q3)는 턴 오프된다. 따라서, 풀업용 엔모스 트랜지스터(Q3)를 통해 정전기 방전 스트레스를 형성하는 전류는 풀업용 엔모스 트랜지스터(Q3)를 통과하지 못한다. 반면, 기생 NPN 바이폴라 트랜지스터는 엔모스 트랜지스터(Q5)의 존재와 무관하게 동작한다. 따라서, 기생 NPN 바이폴라 트랜지스터가 정전기 방전 스트레스를 형성하는 전류의 통과 경로가 된다.In the negative zapping, when a voltage of about -200V is applied to the terminal 21, the NMOS transistor Q5 is turned on so that the potential of the node N 1 is equal to the potential of the node N 2 . That is, the potential of the gate potential of the pull-up transistor Q3 and its source becomes the same, and the pull-up transistor Q3 is turned off. Therefore, a current that forms an electrostatic discharge stress through the pull-up NMOS transistor Q3 does not pass through the pull-up NMOS transistor Q3. On the other hand, the parasitic NPN bipolar transistor operates regardless of the presence of the NMOS transistor Q5. Therefore, the parasitic NPN bipolar transistor becomes a passage path for the electric current which forms the electrostatic discharge stress.
포지티브 재핑시에는, 정전기 방전 보호용 엔모스 트랜지스터(Q5)가 턴오프되므로, 트랜지스터(Q5)가 없는 종래의 출력 버퍼와 동일한 동작을 한다.During positive zapping, the NMOS transistor Q5 for electrostatic discharge protection is turned off, thereby performing the same operation as a conventional output buffer without the transistor Q5.
엔모스로 구성된 반도체 칩에 있어서, 전원 전압단에 연결된 풀업용 엔모스 트랜지스터의 게이트 전위와 정전기 방전 테스트 장치의 일단의 전위를 같게 하는 트랜지스터를 구비하여, 네거티브 재핑시 발생되던 게이트 산화막의 파괴를 막을 수 있다.A semiconductor chip composed of NMOS, comprising: a transistor having the same gate potential of a pull-up NMOS transistor connected to a power supply voltage terminal and a potential of one end of an electrostatic discharge test apparatus, to prevent destruction of the gate oxide film generated during negative zapping. Can be.
본 실시예는 출력 버퍼에 한정하여 설명하였으나, 본 발명은 출력 버퍼에만 한정되지 않고, 엔모스 트랜지스터로 구성된 반도체 칩이면, 모두 적용할 수 있음은 당업자에게 자명하다.Although the present embodiment has been described with reference to the output buffer, the present invention is not limited to the output buffer, and it is apparent to those skilled in the art that any semiconductor chip composed of NMOS transistors can be applied.
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