KR19990086336A - 반도체 메모리장치의 어드레스 입력회로 - Google Patents

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Abstract

본 발명은 어드레스 버퍼부와 프리 디코더부 사이에 스크램블러를 구성하여 외부에서 인가되는 컨트롤신호에 의해 로직컬 어드레스와 피직컬 어드레스를 선택적으로 출력하기 위한 것으로써, 어드레스 핀(pin)을 통해 외부에서 전달된 어드레스를 일시저장하는 어드레스 버퍼부, 상기 어드레스 버퍼부의 출력단에 병렬적으로 연결되어 컨트롤신호에 의해 로직컬 어드레스와 피직컬 어드레스를 선택적으로 출력하는 X-스크램블러 및 X-스크램블러, 상기 X-스크램블러 및 상기 Y-스크램블러의 출력단에 각각 연결된 X-프리 디코더부 및 Y-프리 디코더부, 상기 X-프리 디코더부의 출력단에 연결되어 로우(Row)방향으로 어드레스를 출력하는 로우(Row)디코더부, 상기 Y-프리 디코더부의 출력단에 연결되어 칼럼(Column)방향으로 어드레스를 출력하는 칼럼(Column)디코더부를 포함하여 구성되는 것을 특징으로 한다.

Description

반도체 메모리장치의 어드레스 입력회로
본 발명은 반도체장치에 관한 것으로 특히, 프로브(probe)테스트 및 파이널(final)테스시에 피직컬(physical)어드레스와 로직컬(logical)어드레스를 손쉽게 인가하도록 한 반도체 메모리장치에 관한 것이다.
일반적으로 메모리장치의 어드레스 구조(scheme)는 복수개의 메모리셀들로 이루어진 셀 어레이부와, 셀 어레이부중 특정 메모리셀을 선택하기 위해 로우(Row)방향의 어드레스를 디코딩하는 로우 디코더부와, 칼럼(Column)방향의 어드레스를 디코딩하는 칼럼 디코더부로 구성된다.
통상, 1M DRAM의 경우, 220개의 셀로 구성되고, 16M DRAM, 256M DRAM은 각각 224, 228개의 셀로 구성된다.
이들은 각각 로우(Row)방향으로 210, 212, 214개 및 칼럼(Column)방향으로 동일한 수의 셀이 분포하고 있다.
따라서, 16M DRAM의 경우 로우방향으로 12개의 어드레스, 칼럼방향으로 12개의 어드레스가 입력되면 이것을 디코딩하여 임의의 셀을 선택할 수가 있다.
로우방향과 칼럼방향 모두 12개의 어드레스를 가지므로 외부에 12개의 어드레스 핀(pin)을 구성하고 이 핀을 통해 로우 어드레스와 칼럼 어드레스를 순차적으로 받도록 설계하면 핀 수가 감소하여 패키징이 간편해지는데 이와 같은 방법을 어드레스 멀티플렉싱이라고 한다.
이러한 어드레스 멀티플렉싱이 가능하려면 어드레스가 로우(Row)용에서 칼럼(Column)용으로 바뀌어도 어드레스를 올바로 인식할 수 있도록 어드레스 저장을 위한 래치가 필요하다.
하나의 어드레스 핀으로부터 로우 어드레스와 칼럼 어드레스가 입력되는 시간에는 차이가 있으나 입력시 동일한 전기적 패스(path)를 거치며 로우 디코더와 칼럼 디코더 바로 직전에 분리되어 각각 연결된다.
하지만 어드레스의 개수가 증가함에 따라 디코딩도 프리-디코더와 메인 디코더로 나누어 다단계로 디코딩한다.
이하, 종래기술에 따른 반도체 메모리장치의 어드레스 입력회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 반도체 메모리장치에 따른 어드레스 입력회로의 구성블록도이다.
도 2에 도시한 바와 같이, 어드레스 핀(pin)을 통해 외부에서 전달된 어드레스를 일시저장하는 어드레스 버퍼부(11)와, 어드레스 버퍼부(11)의 출력단에 연결된 X-프리 디코더부(12)와, 어드레스 버퍼부(11)의 출력단에서 X-프리 디코더부(12)와 병렬적으로 연결되는 Y-프리 디코더부(13)와, X-프리 디코더부(12)의 출력단에 연결되어 로우(Row)방향으로 어드레스를 출력하는 로우(Row)디코더부(14)와, Y-프리 디코더부(13)의 출력단에 연결되어 칼럼(Column)방향으로 어드레스를 출력하는 칼럼(Column)디코더부(15)로 구성된다.
이와 같이 구성된 어드레스 입력단은 로우 디코더부(14)에서 출력되는 어드레스에 해당하는 워드라인(도시하지 않음)이 선택되고, 칼럼 디코더부(15)에서 출력되는 어드레스에 해당하는 비트라인(도시하지 않음)이 선택되면 상기 선택된 워드라인과 비트라인의 교차점에 형성된 메모리셀이 선택된다.
하지만 외부에서 입력되는 어드레스와 실제로 셀을 선택하기 위해 인가되는 어드레스와는 차이가난다.
따라서, 외부에서 입력되는 어드레스와 실제로 셀을 선택하는 어드레스를 서로 일치시켜 주기 위해서는 테스트장비 자체에서 스크램블(scramble)을 만들어 주어야 한다.
스크램블을 만들어 로직컬 어드레스(logical address)와 피직컬 어드레스(physical address)를 설정해주어 외부에서 입력되는 어드레스에 해당하는 셀을 찾아 주어야 한다.
여기서, 로직컬 어드레스란, 메모리를 테스트하거나 또는 시스템자체에서 메모리에 데이터를 리드하거나 또는 라이트하기 위해 인가하는 어드레스이고, 피직컬 어드레스란, 실제적으로 메모리 셀을 선택하는 어드레스를 말한다.
전술한 바와 같이, 로직컬 어드레스와 피직컬 어드레스가 서로 일치하지 않으므로 이를 일치시켜 주기 위해서는 스크램블을 만들어 주어야 한다.
그러나 상기와 같은 종래 반도체 메모리장치의 어드레스 입력회로는 다음과 같은 문제점이 있었다.
레이아웃을 구성함에 따라 외부에서 입력되는 어드레스와 실제로 셀을 선택하는 어드레스가 차이가 나기 때문에 이를 일치시켜 주기 위해 테스트장비 자체에 스크램블을 만들어 주어야 하는데 이를위해서 로직컬 어드레스와 피직컬 어드레스를 설정해야 하는 불편함이 있다.
특히, 불량테스트시 많이 사용하는 FBMAP(Fail Bit MAP)를 사용할 때에는 주로 피직컬 어드레스를 사용하여야 하기 때문에 외부에서 스크램블을 고려하여 피직컬 어드레스를 인가하여야 하는 불편함이 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 테스트 또는 FBMAP시 외부 스크램블 프로그램에 무관하게 컨트롤신호(/SCR)를 이용하여 로직컬 어드레스와 피직컬 어드레스를 선택할 수 있도록하여 테스트장비와 무관하게 로직컬 어드레스와 피직컬 어드레스를 구현할 수 있는 반도체 메모리장치의 어드레스 입력회로를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체 메모리장치의 어드레스 입력회로에 따른 구성블록도
도 2는 본 발명의 반도체 메모리장치의 어드레스 입력회로에 따른 구성블록도
도 3a는 본 발명에 따른 스크램블러의 구성도
도 3b는 도 3a의 구성도에 따른 진리표
도면의 주요부분에 대한 부호의 설명
21 : 어드레스 버퍼부 22 : X-스크램블러
23 : X-프리 디코더부 24 : Y-스크램블러
25 : Y-프리 디코더부 26 : 로우 디코더부
27 : 칼럼 디코더부
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 어드레스 입력회로는 어드레스 핀(pin)을 통해 외부에서 전달된 어드레스를 일시저장하는 어드레스 버퍼부, 상기 어드레스 버퍼부의 출력단에 병렬적으로 연결되어 컨트롤신호에 의해 로직컬 어드레스와 피직컬 어드레스를 선택적으로 출력하는 X-스크램블러 및 X-스크램블러, 상기 X-스크램블러 및 상기 Y-스크램블러의 출력단에 각각 연결된 X-프리 디코더부 및 Y-프리 디코더부, 상기 X-프리 디코더부의 출력단에 연결되어 로우(Row)방향으로 어드레스를 출력하는 로우(Row)디코더부, 상기 Y-프리 디코더부의 출력단에 연결되어 칼럼(Column)방향으로 어드레스를 출력하는 칼럼(Column)디코더부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 반도체 메모리장치의 어드레스 입력회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리장치의 어드레스 입력회로의 구성블록도이다.
도 2에 도시한 바와 같이, 어드레스 핀(pin)을 통해 외부에서 전달된 어드레스를 일시저장하는 어드레스 버퍼부(21)와, 어드레스 버퍼부(21)의 출력단에 연결되어 로직컬 어드레스와 피직컬 어드레스를 발생하는 X-스크램블러(22)와, X-스크램블러(22)의 출력단에 연결된 X-프리 디코더부(23)와, 어드레스 버퍼부(21)의 출력에 연결되고, X-스크램블러(22)와 병렬적으로 연결되어 로직컬 어드레스와 피직컬 어드레스를 발생하는 Y-스크램블러(24)와, Y-스크램블러(24)의 출력단에 연결된 Y-프리 디코더부(25)와, X-프리 디코더부(25)의 출력단에 연결되어 로우(Row)방향으로 어드레스를 출력하는 로우(Row)디코더부(26)와, Y-프리 디코더부(25)의 출력단에 연결되어 칼럼(Column)방향으로 어드레스를 출력하는 칼럼(Column)디코더부(27)로 구성된다.
이와 같이, 어드레스 버퍼부(21)와, X 및 Y-프리 디코더부(23,25)사이에 각각 X 및 Y-스크램블러(22,24)를 구성하여 외부에서 들어오는 어드레스를 디바이스 내부에서 선택적으로 로직컬 어드레스와 피직컬 어드레스를 발생시키는 스크램블러를 추가하였다.
스크램블러는 외부 컨트롤신호인 /SCR신호에 의해 로직컬 어드레스와 피직컬 어드레스를 선택할 수 있도록 구성된다.
즉, /SCR이 하이신호이면 어드레스 버퍼부(21)에서 출력되는 로직컬 어드레스가 그대로 X-프리 디코더부(23) 및 Y-프리디코더부(25)로 입력되고, /SCR이 로우신호이면, 로직컬 어드레스가 X 및 Y-스크램블러(22,24)에 의해 피직컬 어드레스로 변경되어 X-프리 디코더부(23) 및 Y-프리 디코더부(25)로 입력된다.
도 3은 본 발명에 따른 스크램블러의 구성도이다.
도 3에 도시된 스크램블러의 구성은 X 및 Y어드레스에 대해서 공통으로 적용한다.
도 3a에 도시한 바와 같이, 외부 컨트롤신호(/SCR)와 어드레스의 최하위비트(A0)를 논리연산하는 제 1 낸드게이트(31)와, 외부 컨트롤신호의 반전신호와 상기 최하위비트를 논리연산하는 제 2 낸드게이트(32)와, 제 1 낸드게이트(31)의 출력과 제 2 낸드게이트(32)의 출력을 논리연산하여 프리 디코더부로 입력되는 최하위비트(AX0)를 출력하는 제 3 낸드게이트(33)와, 외부 컨트롤신호(/SCR)와 어드레스의 차하위비트(A1)를 논리연산하는 제 4 낸드게이트(34)와, 상기 최하위비트와 차하위비트를 논리연산하는 제 1 익스클루시브 오아게이트(35)와, 제 1 익스클로시브 오아게이트(35)의 출력과 상기 외부 컨트롤신호의 반전신호를 논리연산하는 제 5 낸드게이트(36)와, 상기 제 4 낸드게이트(34)의 출력과 제 5 낸드게이트(36)의 출력을 논리연산하여 프리 디코더부로 입력되는 차하위비트(AX1)를 출력하는 제 6 낸드게이트(37)와, 상기 외부 컨트롤신호와 어드레스의 최상위비트(A2)를 논리연산하는 제 7 낸드게이트(38)와, 상기 최하위비트(A0)와 최상위비트(A2)를 논리연산하는 제 2 익스클루시브 오아게이트(39)와, 상기 외부 컨트롤신호의 반전신호와 상기 제 2 익스클루시브 오아게이트(39)의 출력을 논리연산하는 제 8 낸드게이트(40)와, 상기 제 7 낸드게이트(38)의 출력과 제 8 낸드게이트(40)의 출력을 논리연산하여 프리디코더부로 입력되는 최상위비트(AX2)를 출력하는 제 9 낸드게이트(41)로 구성된다.
본 발명의 실시예에서는 3비트를 일예로하여 설명하였으나 비트수에 따라 익스클루시브 오아게이트 및 낸드게이트의 수를 확장시킬 수 있다.
그리고 본 발명의 실시예에서 처럼 낸드게이트 및 익스클루시브 오아게이트 대신에 논리연산이 가능한 반도체소자를 적용하여 동일한 결과를 얻을 수 있다.
이와 같이, 외부 컨트롤신호(/SCR)가 하이(High)신호일 경우에는 노말(normal)동작을 한다. 즉, 어드레스 버퍼부가 프리 디코더부에 직접 연결되어 있는 것과 같이, 입력되는 어드레스가 스크램블 되지 않고 그대로 프리 디코더부로 입력된다(AXn=An(0,1,2)).
그리고 상기 외부 컨트롤신호(/SCR)가 로우(Low)신호일 경우에는 상기 스크램블러가 인에이블되어 입력되는 로직컬 어드레스는 스크램블러를 통과하게 되고, 결과적으로 입력되는 로직컬 어드레스(A0,A1,A2)는 스크램블되어 피직컬 어드레스(AX0,AX1,AX2)가 출력된다. 여기서, 각 피직컬 어드레스는 다음과 같다.
AX0=A0,
AX1=A1A0,
AX2=A2A0 (:익스클루시브 오아)
도 3b는 도 3a에 따른 진리표를 나타내었다.
이상에서 상술한 바와 같이, 본 발명의 반도체 메모리장치의 어드레스 입력회로는 다음과 같은 효과가 있다.
테스트 혹은 FBMAP시 외부의 스크램블 프로그램에 상관없이 컨트롤신호(/SCR)를 이용하여 로직컬 어드레스와 피직컬 어드레스를 선택할 수 있으므로 테스트 프로그램 사이즈가 작아지고, 테스트장비에서 스크램블을 만들어 줄 필요가 없으므로 테스트장비와 무관하게 로직컬 어드레스와 피직컬 어드레스를 일치시킬 수 있다.

Claims (3)

  1. 어드레스 핀(pin)을 통해 외부에서 전달된 어드레스를 일시저장하는 어드레스 버퍼부,
    상기 어드레스 버퍼부의 출력단에 병렬적으로 연결되어 컨트롤신호에 의해 로직컬 어드레스와 피직컬 어드레스를 선택적으로 출력하는 X-스크램블러 및 X-스크램블러,
    상기 X-스크램블러 및 상기 Y-스크램블러의 출력단에 각각 연결된 X-프리 디코더부 및 Y-프리 디코더부,
    상기 X-프리 디코더부의 출력단에 연결되어 로우(Row)방향으로 어드레스를 출력하는 로우(Row)디코더부,
    상기 Y-프리 디코더부의 출력단에 연결되어 칼럼(Column)방향으로 어드레스를 출력하는 칼럼(Column)디코더부를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치의 어드레스 입력회로.
  2. 제 1 항에 있어서, 상기 컨트롤신호가 하이신호이면, 상기 X-스크램블러와 Y-스크램블러는 디스에이블상태이고, 상기 컨트롤신호가 로우신호이면, 상기 X-스크램블러와 Y-스크램블러는 인에이블상태가 되는 것을 특징으로 하는 반도체 메모리장치의 어드레스 입력회로.
  3. 제 1 항에 있어서, 상기 X-스크램블러 및 Y-스크램블러는 외부 컨트롤신호(/SCR)와 어드레스의 최하위비트(A0)를 논리연산하는 제 1 낸드게이트와,
    상기 외부 컨트롤신호의 반전신호와 상기 최하위비트를 논리연산하는 제 2 낸드게이트와,
    상기 제 1 낸드게이트의 출력과 상기 제 2 낸드게이트의 출력을 논리연산하여 프리 디코더부로 입력되는 최하위비트(AX0)를 출력하는 제 3 낸드게이트와,
    상기 외부 컨트롤신호(/SCR)와 어드레스의 차하위비트(A1)를 논리연산하는 제 4 낸드게이트와,
    상기 최하위비트와 차하위비트를 논리연산하는 제 1 익스클루시브 오아게이트와,
    상기 제 1 익스클로시브 오아게이트의 출력과 상기 외부 컨트롤신호의 반전신호를 논리연산하는 제 5 낸드게이트와,
    상기 제 4 낸드게이트의 출력과 상기 제 5 낸드게이트의 출력을 논리연산하여 프리 디코더부로 입력되는 차하위비트(AX1)를 출력하는 제 6 낸드게이트와,
    상기 외부 컨트롤신호와 어드레스의 최상위비트(A2)를 논리연산하는 제 7 낸드게이트와,
    상기 최하위비트(A0)와 최상위비트(A2)를 논리연산하는 제 2 익스클루시브 오아게이트와,
    상기 외부 컨트롤신호의 반전신호와 상기 제 2 익스클루시브 오아게이트의 출력을 논리연산하는 제 8 낸드게이트와,
    상기 제 7 낸드게이트의 출력과 상기 제 8 낸드게이트의 출력을 논리연산하여 프리디코더부로 입력되는 최상위비트(AX2)를 출력하는 제 9 낸드게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 어드레스 입력회로.
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