KR19990085944A - Method for manufacturing capacitor of semiconductor memory device - Google Patents

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Abstract

본 발명은 커패시터의 특성을 향상시키는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것으로, 절연막이 식각되어 콘택홀이 형성되고, 콘택홀이 도전층으로 채워져 하부 커패시터 전극이 형성된다. 하부 커패시터 전극과 절연막을 완전히 덮도록 커패시터 유전막과 제 2 도전 물질이 차례로 형성된다. 제 2 도전 물질이 나이트라이데이션(nitridation)되어 제 1 상부 커패시터 전극이 형성되고, 제 1 상부 커패시터 전극 상에 제 2 상부 커패시터 전극이 형성된다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법에 의해서, Ti막 증착 후, Ti막을 나이트라이데이션 공정을 통해 TiN화하여 밀도를 높임으로써 커패시터 유전막 내에 발생하는 보이드(void)를 최소화하여 누설 전류를 방지할 수 있고, 유전률이 감소되는 것을 방지할 수 있으며 따라서, 커패시터의 특성을 향상시킬 수 있다.The present invention relates to a method of manufacturing a capacitor of a semiconductor memory device that improves the characteristics of a capacitor. The insulating film is etched to form a contact hole, and the contact hole is filled with a conductive layer to form a lower capacitor electrode. The capacitor dielectric film and the second conductive material are formed in order to completely cover the lower capacitor electrode and the insulating film. The second conductive material is nitrided to form a first upper capacitor electrode, and a second upper capacitor electrode is formed on the first upper capacitor electrode. According to such a method of manufacturing a capacitor of a semiconductor memory device, after the Ti film is deposited, the Ti film is made into a TiN film through an aging process to increase the density, thereby minimizing the voids generated in the capacitor dielectric film, And it is possible to prevent the dielectric constant from being reduced, and thus to improve the characteristics of the capacitor.

Description

반도체 메모리 장치의 커패시터 제조 방법(A METHOD OF FABRICATING CAPACITOR FOR SEMICONDUCTOR MEMORY DEVICE)METHOD OF FABRICATING CAPACITOR FOR SEMICONDUCTOR MEMORY DEVICE

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a method of manufacturing a capacitor of a semiconductor memory device.

DRAM 커패시터의 정전 용량을 증가시키는 방법에는 스토리지 노드의 표면적 증대 방법, 고유전막 적용 방법, 유전막의 두께 감소 방법 등이 있다.Methods for increasing the capacitance of a DRAM capacitor include a method of increasing the surface area of a storage node, a method of applying a high-dielectric-constant film, and a method of reducing a thickness of a dielectric film.

이 중, 표면적 증대 방법으로는 트렌치(trench), 핀(fin), 실린더(silinder) 그리고, HSG(hemi-spherical grain) 등을 이용한 방법이 있으나 공정이 복잡하여 양산성이 떨어지며, 제조 공정에 있어서 결함 발생 빈도가 높은 문제가 있다.Among these methods, there is a method using a trench, a fin, a cylinder, and a hemi-spherical grain (HSG) as a method of increasing the surface area, but the process is complicated and the mass productivity is poor. There is a problem that the occurrence frequency of defects is high.

고유전막 적용 방법에서는 종래의 NO에 비해 유전율이 6배 이상 큰 Ta2O5와 50배 이상 큰 BST 등을 적용할 수 있다. 상기 BST는 증착 설비와 전극 패터닝 등이 아직 폴리실리콘 증착 공정에 적합하지 않기 때문에 소자에 적용이 어려운 반면, 상기 Ta2O5는 폴리실리콘 증착 공정에 적합하여 소자에 적용이 가능해지고 있다.In the high-k film application method, Ta 2 O 5 having a dielectric constant six times larger than that of conventional NO and BST having a size larger than 50 times can be applied. The BST is difficult to apply to devices because deposition equipment and electrode patterning are not yet suitable for polysilicon deposition process. On the other hand, Ta 2 O 5 is suitable for polysilicon deposition process and is applicable to devices.

상기 Ta2O5를 유전막으로 사용한 커패시터를 제조함에 있어서, 커패시터의 전극으로 도핑된 폴리실리콘이 주로 사용된다. 그러나, 커패시터 유전막인 Ta2O5상에 폴리실리콘을 증착하게 되면 후속 열처리에 의해 실리콘(Si)이 Ta2O5의 산소(O2)와 반응하여 커패시터 유전막과 폴리실리콘의 접촉되는 계면에 SiO2가 형성된다.In manufacturing a capacitor using Ta 2 O 5 as a dielectric film, polysilicon doped with an electrode of a capacitor is mainly used. However, when polysilicon is deposited on Ta 2 O 5, which is a capacitor dielectric film, silicon (Si) reacts with oxygen (O 2 ) of Ta 2 O 5 by subsequent heat treatment and SiO 2 is formed.

상기 SiO2는 유전막의 Toxeq(equivalent thickness of oxide)를 증가시켜 커패시터의 정전 용량을 감소시킨다. 상기 Toxeq는 산화막으로 환산한 유전막의 두께를 말한다.The SiO 2 increases the equivalent thickness of oxide (Toxeq) of the dielectric film to reduce the capacitance of the capacitor. The Toxeq refers to the thickness of a dielectric film converted to an oxide film.

이와 같은 문제점을 해결하기 위해서 금속 계열의 상부 전극의 사용이 불가피해진다.In order to solve such a problem, it is inevitable to use a metal-based upper electrode.

커패시터 유전막으로 Ta2O5를 적용하기 위해서는 제 1 상부 커패시터 전극으로 실리콘을 포함하지 않는 금속 계열을 사용해야 하는데 그중 일반적으로 널리 사용되는 것이 TiN막이다. 상기 TiN막은 제 1 상부 커패시터 전극으로서 상기 커패시터 유전막과 제 2 상부 커패시터 전극 사이의 배리어층(barrier layer) 역할을 하는 것이다.In order to apply Ta 2 O 5 to the capacitor dielectric film, the first upper capacitor electrode must use a metal-based material that does not contain silicon. Of these, a TiN film is generally used. The TiN film serves as a first upper capacitor electrode and serves as a barrier layer between the capacitor dielectric film and the second upper capacitor electrode.

도 1a 및 도 1b는 종래의 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.FIGS. 1A and 1B are a flowchart sequentially illustrating processes of a conventional method of manufacturing a capacitor of a semiconductor memory device.

도 1a를 참조하면, 반도체 기판(10) 상에 절연막(12)이 형성된다. 콘택홀 형성용 마스크층을 사용하여 상기 반도체 기판(10)의 표면이 노출될 때까지 상기 절연막(12)을 식각함으로써 콘택홀(14)이 형성된다. 제 1 도전 물질로 상기 콘택홀(14)이 채워져 상기 반도체 기판(10)과 전기적으로 접속되는 하부 커패시터 전극(16)이 형성된다.Referring to FIG. 1A, an insulating film 12 is formed on a semiconductor substrate 10. The contact hole 14 is formed by etching the insulating film 12 until the surface of the semiconductor substrate 10 is exposed using the mask layer for forming a contact hole. A lower capacitor electrode 16 is formed by filling the contact hole 14 with the first conductive material to electrically connect to the semiconductor substrate 10.

이어서, 상기 하부 커패시터 전극(16)을 포함하여 상기 절연막(12) 상에 유전막(18)이 형성된다. 상기 유전막(18)은 Ta2O5로 형성된다.Then, a dielectric film 18 is formed on the insulating film 12 including the lower capacitor electrode 16. The dielectric layer 18 is formed of Ta 2 O 5 .

도 1b에 있어서, 상기 유전막(18) 상에 제 1 상부 커패시터 전극(20)이 형성된다. 상기 제1 상부 커패시터 전극(20)은 TiN막으로 형성된다. 상기 제 1 상부 커패시터 전극(20) TiN막의 증착은 PVD(physical vapor deposition)와 CVD(chemical vapor deposition) 중 어느 하나로 수행된다. 상기 제 1 상부 커패시터 전극(20) 상에 제 2 상부 커패시터 전극(22)이 형성되어 커패시터가 형성된다. 상기 제 2 상부 커패시터 전극(22)은 폴리실리콘(poly-si)으로 형성된다.Referring to FIG. 1B, a first upper capacitor electrode 20 is formed on the dielectric layer 18. The first upper capacitor electrode 20 is formed of a TiN film. Deposition of the TiN film of the first upper capacitor electrode 20 is performed by either physical vapor deposition (PVD) or chemical vapor deposition (CVD). A second upper capacitor electrode 22 is formed on the first upper capacitor electrode 20 to form a capacitor. The second upper capacitor electrode 22 is formed of polysilicon.

그러나, 상기 TiN 상에 상기 폴리실리콘이 증착된 후 열처리를 하게 되면 Ta2O5내의 Ta가 TiN막 내로 이동하여 커패시터 유전막(18)에 상기 Ta가 빠져나간 자리에 보이드(void)가 생기게 되어 누설 전류가 발생되고, 유전막의 유전률을 감소시킴으로써 커패시터의 특성을 저하시킨다.However, when the polysilicon is deposited on the TiN layer and subjected to a heat treatment, Ta in the Ta 2 O 5 moves into the TiN film, voids are formed in the capacitor dielectric film 18, An electric current is generated, and the dielectric constant of the dielectric film is decreased, thereby deteriorating the characteristics of the capacitor.

이러한 현상은 제 1 상부 커패시터 전극인 TiN막이 원주형(columnar) 구조로서 원자들의 확산에 용이하여 배리어 역할을 못했기 때문에 발생된 것이다.This phenomenon occurs because the TiN film, which is the first upper capacitor electrode, has a columnar structure and can not easily act as a barrier due to diffusion of atoms.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 확산이 용이한 결정 구조를 갖는 TiN막으로의 유전 물질 이동을 방지하여 보이드를 최소화함으로써 누설 전류를 방지하여 향상된 커패시터 특성을 갖는 반도체 메모리 장치의 커패시터 제조 방법을 제공함에 그 목적이 있다.The present invention has been made in order to solve the above problems, and it is an object of the present invention to provide a semiconductor memory device having improved capacitor characteristics by preventing leakage current by minimizing voids by preventing migration of a dielectric material to a TiN film having a crystal structure easy to diffuse The present invention provides a method of manufacturing a capacitor.

도 1a 및 1b는 종래의 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도;1A and 1B are a flowchart sequentially showing processes of a conventional method of manufacturing a capacitor of a semiconductor memory device;

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 도면.FIGS. 2A to 2C sequentially illustrate processes of a method of manufacturing a capacitor of a semiconductor memory device according to an embodiment of the present invention; FIGS.

* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

10, 100 : 반도체 기판 12, 102 : 절연막10, 100: semiconductor substrate 12, 102: insulating film

14, 104 : 콘택홀 16, 106 : 하부 커패시터 전극14, 104: Contact holes 16, 106: Lower capacitor electrode

18, 108 : 커패시터 유전막 20, 110 : 제 1 상부 커패시터 전극18, 108: capacitor dielectric film 20, 110: first upper capacitor electrode

22, 112 : 제 2 상부 커패시터 전극22, 112: second upper capacitor electrode

(구성)(Configuration)

상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 커패시터 제조 방법은, 반도체 기판 상에 절연막을 형성하는 단계와; 상기 절연막을 상기 반도체 기판의 표면이 노출될 때까지 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 도전층으로 채워 하부 커패시터 전극을 형성하는 단계와; 상기 하부 커패시터 전극과 상기 절연막을 완전히 덮도록 커패시터 유전막을 형성하는 단계와; 상기 커패시터 유전막 상에 제 2 도전 물질을 증착하는 단계와; 상기 증착된 제 2 도전 물질을 나이트라이데이션(nitridation)하여 제 1 상부 커패시터 전극을 형성하는 단계와; 상기 제 1 상부 커패시터 전극 상에 제 2 상부 커패시터 전극을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor memory device, including: forming an insulating film on a semiconductor substrate; Etching the insulating layer until the surface of the semiconductor substrate is exposed to form a contact hole; Filling the contact hole with a conductive layer to form a lower capacitor electrode; Forming a capacitor dielectric film to completely cover the lower capacitor electrode and the insulating film; Depositing a second conductive material on the capacitor dielectric layer; Nitriding the deposited second conductive material to form a first upper capacitor electrode; And forming a second upper capacitor electrode on the first upper capacitor electrode.

(작용)(Action)

도 2b를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 커패시터 제조 방법은, 절연막이 식각되어 콘택홀이 형성되고, 콘택홀이 도전층으로 채워져 하부 커패시터 전극이 형성된다. 하부 커패시터 전극과 절연막을 완전히 덮도록 커패시터 유전막과 제 2 도전 물질이 차례로 형성된다. 제 2 도전 물질이 나이트라이데이션(nitridation)되어 제 1 상부 커패시터 전극이 형성되고, 제 1 상부 커패시터 전극 상에 제 2 상부 커패시터 전극이 형성된다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법에 의해서, Ti막 증착 후, Ti막을 나이트라이데이션 공정을 통해 TiN화하여 밀도를 높임으로써 커패시터 유전막 내에 발생하는 보이드(void)를 최소화하여 누설 전류를 방지할 수 있고, 유전률이 감소되는 것을 방지할 수 있으며 따라서, 커패시터의 특성을 향상시킬 수 있다.Referring to FIG. 2B, in a method of manufacturing a capacitor of a novel semiconductor memory device according to an embodiment of the present invention, a contact hole is formed by etching an insulating film, and a contact hole is filled with a conductive layer to form a lower capacitor electrode. The capacitor dielectric film and the second conductive material are formed in order to completely cover the lower capacitor electrode and the insulating film. The second conductive material is nitrided to form a first upper capacitor electrode, and a second upper capacitor electrode is formed on the first upper capacitor electrode. According to such a method of manufacturing a capacitor of a semiconductor memory device, after the Ti film is deposited, the Ti film is made into a TiN film through an aging process to increase the density, thereby minimizing the voids generated in the capacitor dielectric film, And it is possible to prevent the dielectric constant from being reduced, and thus to improve the characteristics of the capacitor.

(실시예)(Example)

이하, 도 2a 내지 도 2c를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2C. FIG.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.FIGS. 2A to 2C are a flowchart sequentially illustrating processes of a method of manufacturing a capacitor of a semiconductor memory device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에 게이트 전극층이 형성된다.(도면에 미도시) 상기 게이트 전극층을 포함하여 상기 반도체 기판(100) 상에 절연막(102)이 형성된다. 콘택홀 형성용 마스크층을 사용하여 상기 절연막(102)을 상기 반도체 기판(100)의 표면이 노출될 때까지 식각함으로써 콘택홀(104)이 형성된다.Referring to FIG. 2A, a gate electrode layer is formed on a semiconductor substrate 100 (not shown). An insulating layer 102 is formed on the semiconductor substrate 100 including the gate electrode layer. The contact hole 104 is formed by etching the insulating film 102 using the mask layer for forming a contact hole until the surface of the semiconductor substrate 100 is exposed.

제 1 도전 물질로 상기 콘택홀(104)이 채워져 상기 반도체 기판(100)과 전기적으로 접속되는 하부 커패시터 전극(106)이 형성된다. 상기 하부 커패시터 전극(106)은 폴리실리콘으로 형성된다.A lower capacitor electrode 106 is formed by filling the contact hole 104 with the first conductive material and electrically connected to the semiconductor substrate 100. The lower capacitor electrode 106 is formed of polysilicon.

이어서, 상기 하부 커패시터 전극(106)을 포함하여 상기 절연막(102) 상에 커패시터 유전막(108)이 형성된다.Next, a capacitor dielectric layer 108 is formed on the insulating layer 102 including the lower capacitor electrode 106.

상기 커패시터 유전막(108)은 Ta2O5, BST, Si3N4, SiO2,PZT 그리고, PLZT막들 중 어느 하나로 형성된다. 상기 Ta2O5막은 10Å 내지 200Å의 두께 범위 내로 형성되고, 상기 BST막은 100Å내지 5000Å 두께 범위 내로 형성된다. 상기 Si3N4막 및 SiO2막은 20Å 내지 100Å 두께 범위 내로 형성되고, 상기 PZT막 및 PLZT막은 100Å 내지 5000Å의 두께 범위 내로 형성된다.The capacitor dielectric layer 108 is formed of any one of Ta 2 O 5 , BST, Si 3 N 4 , SiO 2 , PZT, and PLZT films. The Ta 2 O 5 film is formed within a thickness range of 10 Å to 200 Å, and the BST film is formed within a thickness range of 100 Å to 5000 Å. The Si 3 N 4 film and the SiO 2 film are formed within a thickness range of 20 Å to 100 Å, and the PZT film and the PLZT film are formed within a thickness range of 100 Å to 5000 Å.

종래에는 상기 유전막의 형성 후에 제 1 상부 커패시터 전극 물질인 TiN막과 제 2 상부 커패시터 전극 물질인 폴리실리콘(polysilicon)이 연속으로 증착된다.Conventionally, a TiN film as a first upper capacitor electrode material and a polysilicon as a second upper capacitor electrode material are continuously deposited after the formation of the dielectric film.

그러나, 본 발명에서는 상기 커패시터 유전막(108) 상에 제 2 도전 물질이 증착된다. 상기 제 2 도전 물질은 Ti막이다. 상기 Ti막은 PVD(physical vapor deposition)와 CVD(chemical vapor deposition) 중 어느 하나로 증착되며, 10Å 내지 500Å의 두께 범위 내로 형성된다.However, in the present invention, the second conductive material is deposited on the capacitor dielectric layer 108. The second conductive material is a Ti film. The Ti film is deposited by either physical vapor deposition (PVD) or chemical vapor deposition (CVD), and is formed within a thickness range of 10A to 500A.

상술한 바와 같이, 상기 제 1 상부 커패시터 전극 물질인 TiN을 한 번에 증착하지 않고 Ti막을 먼저 증착한다.As described above, the Ti film is first deposited without depositing TiN, which is the first upper capacitor electrode material, at one time.

그런 후에, 상기 증착된 Ti막을 나이트라이데이션(nitridation) 공정으로 TiN화하여 도 2b에 도시된 바와 같이, 제 1 상부 커패시터 전극(110)이 형성된다. 상기 나이트라이데이션 공정은 NH3및 N2가스 중 적어도 하나가 사용되어 플라즈마(plasma) 방식과 열처리(thermal) 방식 중 어느 하나로 수행된다.Then, the deposited Ti film is TiNized by a nitridation process to form a first upper capacitor electrode 110 as shown in FIG. 2B. The at least one of the NH 3 and N 2 gases may be used in the nitridation process and may be a plasma process or a thermal process.

상기 제 1 상부 커패시터 전극인 TiN막은 원주형(columnar) 구조로서 원자들의 확산에 용이하여 종래에는 후속 열처리 공정시 Ta2O5내의 Ta가 TiN막 내로 이동하였다. 그렇게 됨으로써, 커패시터 유전막의 상기 Ta가 빠져나간 자리에 보이드(void)가 생기게 되어 누설 전류가 발생되고, 유전막의 유전률을 감소시킴으로써 커패시터의 특성을 저하시키는 문제가 있었다.The TiN film, which is the first upper capacitor electrode, has a columnar structure and is easy to diffuse atoms, so that Ta in the Ta 2 O 5 film has conventionally moved into the TiN film during the subsequent heat treatment process. As a result, a void is generated at the place where the Ta of the capacitor dielectric film is escaped to generate a leakage current, and the dielectric constant of the dielectric film is reduced, thereby deteriorating the characteristics of the capacitor.

그러나, 상기 나이트라이데이션 공정을 통해 형성된 TiN막의 결정 구조가 종래의 결정 구조에 비해 더 조밀(dense)해지기 때문에 상기 커패시터 유전막(108) Ta2O5의 Ta가 상기 TiN막으로의 이동이 차단된다.However, since the crystal structure of the TiN film formed through the above-mentioned age trimming process is dense compared to the conventional crystal structure, the Ta of the capacitor dielectric film 108 Ta 2 O 5 is prevented from moving to the TiN film do.

따라서, 커패시터 유전막(108) 내에 보이드(void)가 생기지 않게 됨에 따라 누설 전류 및 유전률의 감소가 방지된다.Therefore, as voids are not formed in the capacitor dielectric film 108, a decrease in the leakage current and the dielectric constant is prevented.

마지막으로, 상기 제 1 상부 커패시터 전극(110) 상에 도 2c와 같이, 제 2 상부 커패시터 전극(112)이 형성된다. 상기 제 2 상부 커패시터 전극(112)은 폴리실리콘(poly-si)이다.Finally, a second upper capacitor electrode 112 is formed on the first upper capacitor electrode 110 as shown in FIG. 2C. The second upper capacitor electrode 112 is polysilicon.

이로써, 상기 제 1 상부 커패시터 전극(110) TiN막은 나이트라이데이션 공정을 통해 커패시터 유전막(108)과 제 2 상부 커패시터 전극(112) 사이의 배리어(barrier) 역할을 잘 수행할 수 있다.Thus, the first upper capacitor electrode 110 TiN film may well serve as a barrier between the capacitor dielectric layer 108 and the second upper capacitor electrode 112 through the age trimming process.

본 발명은 Ti막을 증착하고, Ti막을 나이트라이데이션 공정을 통해 TiN화하여 밀도를 높임으로써 커패시터 유전막 내에 발생하는 보이드(void)를 최소화하여 누설 전류를 방지할 수 있고, 유전률이 감소되는 것을 방지할 수 있으며 따라서, 커패시터의 특성을 향상시킬 수 있는 효과가 있다.In the present invention, a Ti film is deposited and a Ti film is made into a TiN film by an aging treatment to increase the density, thereby minimizing voids occurring in the capacitor dielectric film, thereby preventing a leakage current and preventing the dielectric constant from being reduced Therefore, it is possible to improve the characteristics of the capacitor.

Claims (11)

반도체 기판(100) 상에 절연막(102)을 형성하는 단계와;Forming an insulating film (102) on the semiconductor substrate (100); 콘택홀 형성용 마스크층을 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 절연막(102)을 식각하여 콘택홀(104)을 형성하는 단계와;Forming a contact hole 104 by etching the insulating film 102 until a surface of the semiconductor substrate 100 is exposed using a mask layer for forming a contact hole; 제 1 도전 물질로 상기 콘택홀(104)을 채워서 상기 반도체 기판(100)과 전기적으로 접속되는 하부 커패시터 전극(106)을 형성하는 단계와;Forming a lower capacitor electrode (106) electrically connected to the semiconductor substrate (100) by filling the contact hole (104) with a first conductive material; 상기 하부 커패시터 전극(106)을 포함하여 상기 절연막(102) 상에 커패시터 유전막(108)을 형성하는 단계와;Forming a capacitor dielectric layer (108) on the insulating layer (102) including the lower capacitor electrode (106); 상기 커패시터 유전막(108) 상에 제 2 도전 물질을 형성하는 단계와;Forming a second conductive material on the capacitor dielectric layer (108); 상기 제 2 도전 물질을 나이트라이데이션(nitridation)하여 제 1 상부 커패시터 전극(110)을 형성하는 단계와;Nitriding the second conductive material to form a first upper capacitor electrode 110; 상기 제 1 상부 커패시터 전극(110) 상에 제 2 상부 커패시터 전극(112)을 형성하는 단계를 포함하는 반도체 메모리 장치의 커패시터 제조 방법.And forming a second upper capacitor electrode (112) on the first upper capacitor electrode (110). 제 1 항에 있어서,The method according to claim 1, 상기 커패시터 유전막(110)은 Ta2O5, BST, Si3N4, SiO2,PZT 그리고, PLZT 중 어느 하나로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.Wherein the capacitor dielectric layer 110 is formed of any one of Ta 2 O 5 , BST, Si 3 N 4 , SiO 2 , PZT, and PLZT. 제 2 항에 있어서,3. The method of claim 2, 상기 Ta2O5막은 10Å 내지 200Å의 두께 범위 내로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.Wherein the Ta 2 O 5 film is formed within a thickness range of 10 Å to 200 Å. 제 2 항에 있어서,3. The method of claim 2, 상기 BST막은 100Å 내지 5000Å의 두께 범위 내로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.Wherein the BST film is formed within a thickness range of 100 ANGSTROM to 5000 ANGSTROM. 제 2 항에 있어서,3. The method of claim 2, 상기 Si3N4막 및 SiO2막은 각각 20Å 내지 100Å의 두께 범위 내로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.Wherein the Si 3 N 4 film and the SiO 2 film are formed within a thickness range of 20 Å to 100 Å, respectively. 제 2 항에 있어서,3. The method of claim 2, 상기 PZT막 및 PLZT막은 각각 100Å 내지 5000Å의 두께 범위 내로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.Wherein the PZT film and the PLZT film are each formed within a thickness range of 100 ANGSTROM to 5000 ANGSTROM. 제 1 항에 있어서,The method according to claim 1, 상기 제 2 도전 물질은 Ti막인 반도체 메모리 장치의 커패시터 제조 방법.Wherein the second conductive material is a Ti film. 제 7 항에 있어서,8. The method of claim 7, 상기 Ti막은 PVD(physical vapor deposition)와 CVD(chemical vapor deposition) 중 어느 하나로 증착되고, 10Å 내지 500Å의 두께 범위 내로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.Wherein the Ti film is deposited by one of physical vapor deposition (PVD) and chemical vapor deposition (CVD), and is formed within a thickness range of 10 to 500 angstroms. 제 1 항에 있어서,The method according to claim 1, 상기 나이트라이데이션 공정은, NH3및 N2가스 중 적어도 하나를 사용하여 플라즈마(plasma) 방식과 열처리(thermal) 방식 중 어느 하나로 수행되는 반도체 메모리 장치의 커패시터 제조 방법.Wherein the nitridation process is performed using plasma or a thermal process using at least one of NH 3 and N 2 gas. 제 1 항에 있어서,The method according to claim 1, 상기 제 2 상부 커패시터 전극(112)은 폴리실리콘(poly-Si)으로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.Wherein the second upper capacitor electrode (112) is formed of polysilicon (poly-Si). 제 1 항에 있어서,The method according to claim 1, 상기 제 1 상부 커패시터 전극(110)은 상기 제 2 상부 커패시터 전극(112)과 상기 커패시터 유전막(108)사이의 배리어층(barrier layer) 역할을 하는 반도체 메모리 장치의 커패시터 제조 방법.Wherein the first upper capacitor electrode (110) serves as a barrier layer between the second upper capacitor electrode (112) and the capacitor dielectric layer (108).
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