KR20050010673A - Semiconductor device capable of preventing degradation due to hard mask on gate electrode and method of forming the same - Google Patents
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Abstract
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 게이트 전극 상의 하드마스크로부터 기인되는 소자의 열화를 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a semiconductor device capable of preventing deterioration of a device resulting from a hard mask on a gate electrode and a method of manufacturing the same.
DRAM(dynamic random access memory)과 같은 메모리 소자의 제조 공정에서 게이트 전극을 패터닝하기 위해 Si3N4하드마스크를 사용하고 있다. Si3N4하드마스크를 이용하는 것은 포토레지스트만을 이용하는 경우에 비해 식각이 용이한 장점이 있을 뿐만 아니라, 메모리 소자 제조를 위해 필수적으로 수반되는자기정렬콘택(self aligned contact, SAC) 공정이 가능한 장점이 있다.Si 3 N 4 hard masks are used to pattern gate electrodes in the manufacturing process of memory devices such as dynamic random access memory (DRAM). The use of Si 3 N 4 hard masks is not only easier to etch than the photoresist alone, but also to the self-aligned contact (SAC) process that is essential for memory device manufacturing. have.
도 1a 내지 도 1d를 참조하여 종래 기술에 따른 반도체 장치의 게이트 전극 형성 방법을 설명한다.A method of forming a gate electrode of a semiconductor device according to the prior art will be described with reference to FIGS. 1A to 1D.
먼저, 도 1a에 보이는 바와 같이 소자분리막 형성, 웰 및 채널 형성을 위한 이온주입 공정이 완료된 반도체 기판(10) 상에 게이트 절연막(11), 게이트 전극을 이루는 폴리실리콘막(12A), 확산방지막(12B) 및 텅스텐막(12C)을 적층한다.First, as shown in FIG. 1A, a gate insulating film 11, a polysilicon film 12A constituting a gate electrode, and a diffusion barrier film are formed on a semiconductor substrate 10 on which an ion implantation process for forming an isolation layer, a well, and a channel is completed. 12B) and tungsten film 12C are laminated.
다음으로 도 1b에 보이는 바와 같이, 상기 텅스텐막(12C) 상에 하드마스크를 이룰 질화막(13)을 형성한다.Next, as shown in FIG. 1B, a nitride film 13 for forming a hard mask is formed on the tungsten film 12C.
이어서 도 1c에 보이는 바와 같이, 게이트 전극 형상을 정의하는 포토레지스트 패턴(PR)을 상기 질화막(13) 상에 형성한다.Subsequently, as shown in FIG. 1C, a photoresist pattern PR defining a gate electrode shape is formed on the nitride film 13.
다음으로 도 1c에 보이는 바와 같이, 상기 포토레지스트 패턴(PR)을 식각마스크로 이용한 식각공정을 실시하여 상기 질화막(13)을 식각하여 하드마스크를 형성하고, 그 하부의 텅스텐막(12C), 확산방지막(12B) 및 폴리실리콘막(12A)을 식각하여 게이트 전극(12)을 형성한 다음, 포토레지스트 패턴(PR)을 제거한다.Next, as shown in FIG. 1C, an etching process using the photoresist pattern PR as an etching mask is performed to etch the nitride film 13 to form a hard mask, and a lower tungsten film 12C and diffusion thereon. The barrier layer 12B and the polysilicon layer 12A are etched to form the gate electrode 12, and then the photoresist pattern PR is removed.
게이트 전극의 선폭이 100 ㎚ 이하로 작아짐에 따라 전극간의 간격이 급격히 좁아지면서 SAC 식각시 로딩 효과(loading effect)가 발생한다. 이에 따라 공정 여유도를 높이기 위하여 매우 두꺼운 질화막 하드마스크의 형성이 요구되고 있다. 매우 두꺼운 질화막 하드마스크를 사용함에 따라, 후속 열공정시 두꺼운 질화막 하드마스크로부터 기인하는 스트레스(stress)가 발생하여 MOSFET의 특성이 열화되고, DRAM 및 여러 소자의 리프레쉬(refresh) 및 신뢰성을 크게 열화시키는 문제점이 있다.As the line width of the gate electrode decreases to 100 nm or less, the gap between the electrodes decreases rapidly, and a loading effect occurs during SAC etching. Accordingly, in order to increase the process margin, it is required to form a very thick nitride film hard mask. As a very thick nitride hard mask is used, a stress caused by a thick nitride hard mask is generated in a subsequent thermal process, thereby degrading the characteristics of the MOSFET and greatly reducing the refresh and reliability of DRAM and various devices. There is this.
즉, 도 2a에 보이는 바와 같이 W/WNx/폴리실리콘으로 이루어지는 적층 게이트 구조 상에 질화막 하드 마스크가 존재할 경우 MOS 캐패시터 구조에서 계면 포획 밀도(interface trap density, Dit)가 열화되는 것을 볼 수 있다. 도 2a는 폴리실리콘막의 단일층 게이트 구조 상에 질화막 하드마스크가 존재하지 않을 경우의 Dit를 비교하여 보이고 있다.That is, as shown in FIG. 2A, when a nitride hard mask is present on a stacked gate structure made of W / WN x / polysilicon, an interface trap density (Dit) may be deteriorated in a MOS capacitor structure. FIG. 2A shows a comparison of Dit when no nitride hard mask is present on the single-layer gate structure of the polysilicon film.
또한, 도 2b 및 도 2c에 각각 보이는 바와 같이 전기적 스트레스를 가해준 후 측정된 게이트 절연막에서 산소 포획 밀도 증가에 의한 C-V 히스테리시스 및 스트레스-유도 누설전류(stress-induced leakage current, SILC) 특성이 상대적으로 크게 열화됨을 알 수 있다.Also, as shown in FIGS. 2B and 2C, CV hysteresis and stress-induced leakage current (SILC) characteristics due to increased oxygen trap density in the gate insulating film measured after applying electrical stress are relatively It can be seen that it is greatly degraded.
따라서, 하드마스크로부터 기인되는 스트레스를 감소시켜 소자의 열화를 방지하는 기술이 요구되는 실정이다.Therefore, there is a need for a technique for reducing the stress caused by the hard mask to prevent deterioration of the device.
상기와 같은 문제점을 해결하기 위한 본 발명은, 게이트 전극 상의 하드마스크로부터 기인되는 소자의 열화를 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a semiconductor device and a manufacturing method thereof capable of preventing deterioration of a device resulting from a hard mask on a gate electrode.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 장치의 게이트 전극 형성 공정 단면도.1A to 1D are cross-sectional views of a gate electrode forming process of a semiconductor device according to the prior art.
도 2a는 종래 질화막 하드마스크에 의한 MOS 캐패시터 구조의 계면 포획 밀도 변화를 보이는 그래프.Figure 2a is a graph showing the interface trap density change of the MOS capacitor structure by the conventional nitride film hard mask.
도 2b는 종래 게이트 절연막에서 산소 포획 밀도 증가에 의한 C-V 히스테리시스 변화를 보이는 그래프.Figure 2b is a graph showing the C-V hysteresis change by increasing the oxygen trap density in the conventional gate insulating film.
도 2c는 종래 게이트 절연막에서 산소 포획 필도 증가에 의한 스트레스-유도 누설전류 특성 변화를 보이는 그래프.FIG. 2C is a graph showing changes in stress-induced leakage current due to an increase in oxygen trapping degree in a conventional gate insulating film. FIG.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 반도체 장치의 게이트 전극 형성 공정 단면도.3A to 3C are cross-sectional views of a gate electrode forming process of a semiconductor device according to a first embodiment of the present invention.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 게이트 전극 형성 공정 단면도.4 is a cross-sectional view of a gate electrode forming process of a semiconductor device according to a second embodiment of the present invention.
도 5a 내지 도 5c는 본 발명의 제3 실시예에 따른 반도체 장치의 게이트 전극 형성 공정 단면도.5A to 5C are cross-sectional views of a gate electrode forming process of a semiconductor device according to a third embodiment of the present invention.
* 도면의 주요 부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings
30, 50: 반도체 기판 31, 51: 게이트 절연막30, 50: semiconductor substrate 31, 51: gate insulating film
32, 52: 게이트 전극 33, 53: 하드마스크32, 52: gate electrodes 33, 53: hard mask
33A: 실리콘막 33B, 53B: 유전막33A: silicon film 33B, 53B: dielectric film
33C, 53A: 실리콘 산화막33C, 53A: silicon oxide film
상기 목적을 달성하기 위한 본 발명은, 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극 상에 형성된 실리콘막 및 유전막으로 이루어지는 하드마스크를 포함하는 반도체 장치를 제공한다.The present invention for achieving the above object, a semiconductor substrate; A gate insulating film formed on the semiconductor substrate; A gate electrode formed on the gate insulating film; And a hard mask including a silicon film and a dielectric film formed on the gate electrode.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극 상에 형성된 실리콘산화막 및 유전막으로 이루어지는 하드마스크를 포함하는 반도체 장치를 제공한다.In addition, the present invention for achieving the above object, a semiconductor substrate; A gate insulating film formed on the semiconductor substrate; A gate electrode formed on the gate insulating film; And a hard mask comprising a silicon oxide film and a dielectric film formed on the gate electrode.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 상에 실리콘막 및 유전막으로 이루어지는 하드마스크를 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.In addition, the present invention for achieving the above object, forming a gate insulating film on a semiconductor substrate; Forming a gate electrode on the gate insulating film; And forming a hard mask including a silicon film and a dielectric film on the gate electrode.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 상에 실리콘산화막 및 유전막을 적층하여 하드마스크를 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.In addition, the present invention for achieving the above object, forming a gate insulating film on a semiconductor substrate; Forming a gate electrode on the gate insulating film; And depositing a silicon oxide film and a dielectric film on the gate electrode to form a hard mask.
본 발명은 게이트 전극 상에 실리콘막 및 하드마스크 유전층을 적층하여 하드마스크를 형성하는데 그 특징이 있다. 상기 게이트 전극과 상기 실리콘막 사이에 실리콘 산화막을 추가적으로 형성할 수도 있다. 또한 본 발명은, 본 발명은 게이트 전극 상에 실리콘 산화막 및 하드마스크 유전층을 적층하여 하드마스크를 형성하는데 그 다른 특징이 있다. 이에 따라, 기계적 스트레스를 감소시키며 자기정렬콘택 식각 공정을 가능하게 할 수 있다.The present invention is characterized by forming a hard mask by stacking a silicon film and a hard mask dielectric layer on a gate electrode. A silicon oxide film may be additionally formed between the gate electrode and the silicon film. In another aspect, the present invention is characterized in that the hard mask is formed by stacking a silicon oxide film and a hard mask dielectric layer on a gate electrode. Accordingly, the mechanical stress can be reduced and the self-aligned contact etching process can be enabled.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명한다.A semiconductor device manufacturing method according to a first embodiment of the present invention will be described with reference to FIGS. 3A to 3C.
먼저, 도 3a에 보이는 바와 같이 소자분리막 형성, 웰 및 채널 형성을 위한 이온주입 공정이 완료된 반도체 기판(30) 상에 게이트 절연막(31), 게이트 전극을 이루는 폴리실리콘막(32A), 제1 확산방지막(32B), 텅스텐막(32C) 및 제2 확산방지막(32D)을 적층한다. 다음으로, 상기 제2 확산방지막(32D) 상에 하드마스크를 이룰 실리콘막(33A) 및 유전막(33B)을 적층한다.First, as shown in FIG. 3A, a gate insulating layer 31, a polysilicon layer 32A constituting a gate electrode, and a first diffusion are formed on a semiconductor substrate 30 on which an ion implantation process for forming an isolation layer, a well, and a channel is completed. The prevention film 32B, the tungsten film 32C, and the second diffusion barrier film 32D are laminated. Next, a silicon film 33A and a dielectric film 33B are formed on the second diffusion barrier film 32D to form a hard mask.
상기 제1 확산방지막(32B)은 10 Å 내지 300 Å 두께의 WNx로 형성하거나, 5 Å 내지 20 Å 두께의 SiNx로 형성한다. 여기서 x는 0.1 내지 2.0이다. 상기 제2 확산방지막(32D)은 10 Å 내지 300 Å 두께의 WNx또는 TiNx로 형성하거나, 5 Å 내지 20 Å 두께의 SiNx로 형성한다. 여기서 x는 0.1 내지 10이다.The first diffusion barrier 32B is formed of WN x having a thickness of 10 mW to 300 mW, or SiN x having a thickness of 5 mW to 20 mW. Where x is from 0.1 to 2.0. The second diffusion barrier 32D is formed of WN x or TiN x having a thickness of 10 kPa to 300 kPa, or SiN x having a thickness of 5 kPa to 20 kPa. Where x is from 0.1 to 10.
상기 실리콘막(33A)은 화학기상증착법(chemical vapor depposition, CVD), 플라즈마 화학기상증착법(plasma enhanced CVD) 또는 원자층 증착법(atomic layer deposition)으로 형성한다. 증착 온도는 800 ℃ 이하이며 두께는 10 Å 내지 3000Å이 되도록 한다. Si 소스로는 SiCl6, SiCl4, SiCl2H2, SiH4, SiF4, SiF6등의 Si를 포함한 기체를 사용한다. 한편, RF 또는 초단파 플라즈마(microwave plasma)로 소스 기체를 활성화시켜 증착할수도 있다. 상기 실리콘막(33A)은 인, 붕소 등으로 도핑될 수도 있으며, 단결정, 다결정 또는 비정질 구조를 가질 수 있다. 한편, 실리콘막(33A) 형성 후 N2, D2, H2또는 이들의 혼합 기체 분위기에서 10 초 내지 30분 동안 400 ℃ 내지 1000 ℃ 동안 열처리를 실시할 수도 있다.The silicon film 33A is formed by chemical vapor deposition (CVD), plasma enhanced CVD, or atomic layer deposition. The deposition temperature is 800 ° C. or less and the thickness is 10 kPa to 3000 kPa. Si source containing Si, such as SiCl 6 , SiCl 4 , SiCl 2 H 2 , SiH 4 , SiF 4 , SiF 6 is used. On the other hand, it may be deposited by activating the source gas by RF or microwave plasma (microwave plasma). The silicon film 33A may be doped with phosphorus, boron, or the like, and may have a single crystal, polycrystalline, or amorphous structure. Meanwhile, after the silicon film 33A is formed, heat treatment may be performed at 400 ° C. to 1000 ° C. for 10 seconds to 30 minutes in an N 2 , D 2 , H 2, or a mixed gas atmosphere thereof.
상기 유전막(33B)은 Si3N4, Al2O3, SiO2, HfSixOy, ZrSixOy, HfO2또는 ZrO2를 10 Å 내지 3000 Å 증착하여 형성한다. 상기 유전막(33B)은 화학기상증착법, 플라즈마 화학기상증착법 또는 원자층 증착법으로 형성한다. 한편, 식각 공정시 식각방지 능력을 향상시키기 위해 상기 유전막(33B) 형성 후 N2, D2O, N2또는 이들의 혼합 기체 분위기에서 10 초 내지 30분 동안 400 ℃ 내지 1000 ℃ 동안 열처리를 실시할 수도 있다.The dielectric film 33B is formed by depositing Si 3 N 4 , Al 2 O 3 , SiO 2 , HfSi x O y , ZrSi x O y , HfO 2 or ZrO 2 from 10 kV to 3000 kV. The dielectric film 33B is formed by chemical vapor deposition, plasma chemical vapor deposition, or atomic layer deposition. On the other hand, after the dielectric film 33B is formed in the etching process to improve the etch resistance, heat treatment for 400 seconds to 1000 ℃ for 10 seconds to 30 minutes in N 2 , D 2 O, N 2 or a mixed gas atmosphere You may.
이어서 도 3b에 보이는 바와 같이, 게이트 전극 형상을 정의하는 포토레지스트 패턴(PR)을 상기 유전막(33B) 상에 형성한다.Subsequently, as shown in FIG. 3B, a photoresist pattern PR defining a gate electrode shape is formed on the dielectric layer 33B.
다음으로 도 3c에 보이는 바와 같이, 상기 포토레지스트 패턴(PR)을 식각마스크로 이용한 식각공정으로 유전막(33B) 및 실리콘막(33A)을 식각하여 하드마스크(33)를 형성하고, 그 하부의 제2 확산방지막(32D), 텅스텐막(32C), 제1 확산방지막(32B) 및 폴리실리콘막(32A)을 식각하여 게이트 전극(32)을 형성한 다음, 포토레지스트 패턴(PR)을 제거한다.Next, as shown in FIG. 3C, the hard film 33 is formed by etching the dielectric film 33B and the silicon film 33A by an etching process using the photoresist pattern PR as an etching mask. 2 The diffusion barrier 32D, the tungsten layer 32C, the first diffusion barrier 32B, and the polysilicon layer 32A are etched to form the gate electrode 32, and then the photoresist pattern PR is removed.
도 4은 본 발명의 제2 실시예에 따른 반도체 장치의 게이트 전극 형성 공정 단면도로서, 전술한 본 발명의 제1 실시예에서 상기 게이트 전극을 이루는 텅스텐막(32C)과 하드마스크를 이루는 실리콘막(33A) 사이에 실리콘 산화막(33C)을 형성하여, 실리콘 산화막(33C), 실리콘막(33A) 및 유전막(33B)으로 이루어지는 하드마스크를 형성한 것을 보이고 있다.4 is a cross-sectional view illustrating a gate electrode forming process of a semiconductor device according to a second embodiment of the present invention. In the first embodiment of the present invention, a silicon film forming a hard mask and a tungsten film 32C constituting the gate electrode are shown. A silicon oxide film 33C is formed between the 33A layers to form a hard mask composed of the silicon oxide film 33C, the silicon film 33A, and the dielectric film 33B.
도 5a 내지 도 5c를 참조하여 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명한다.A method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention will be described with reference to FIGS. 5A to 5C.
먼저, 도 5a에 보이는 바와 같이 소자분리막 형성, 웰 및 채널 형성을 위한 이온주입 공정이 완료된 반도체 기판(50) 상에 게이트 절연막(51), 게이트 전극을 이루는 폴리실리콘막(52A), 확산방지막(52B) 및 텅스텐막(52C)을 적층한다. 다음으로, 상기 텅스텐막(52C) 상에 하드마스크를 이룰 실리콘 산화막(53A) 및 유전막(53B)을 적층한다.First, as shown in FIG. 5A, a gate insulating layer 51, a polysilicon layer 52A forming a gate electrode, and a diffusion barrier layer are formed on a semiconductor substrate 50 on which an ion implantation process for forming an isolation layer, a well and a channel is completed. 52B) and tungsten film 52C are laminated. Next, a silicon oxide film 53A and a dielectric film 53B are formed on the tungsten film 52C to form a hard mask.
상기 실리콘 산화막(53A)은 화학기상증착법, 플라즈마 화학기상증착법 또는 원자층 증착법으로 형성한 SiO2, SiOxNy, SiOxFy등으로 이루어진다. 여기서 상기 x 및 y는 4를 넘지 않는다. 증착 온도는 700 ℃ 이하이며 두께는 10 Å 내지 3000 Å이 되도록 한다. Si 소스로는 SiCl6, SiCl4, SiCl2H2, SiH4, SiF4, SiF6등의 Si를 포함한 기체를 사용한다. 산소 소스로는 O2, O3, H2O, D2O, NO, N2O 등을 사용한다. 실리콘 산화막(53A) 형성 후 막질의 치밀화(densification) 및 불순물 제거를 위해 N2, H2또는 이들의 혼합 기체 분위기에서 10 초 내지 30분 동안 400 ℃ 내지 1000℃ 동안 열처리를 실시할 수도 있다. 한편, 상기 텅스텐막(52C)과 실리콘 산화막(53A) 사이에 10 Å 내지 20 Å 두께의 질화막을 형성할 수도 있다.The silicon oxide film 53A is made of SiO 2 , SiO x N y , SiO x F y, or the like formed by chemical vapor deposition, plasma chemical vapor deposition, or atomic layer deposition. Wherein x and y do not exceed four. The deposition temperature is 700 ° C. or less and the thickness is 10 kPa to 3000 kPa. Si source containing Si, such as SiCl 6 , SiCl 4 , SiCl 2 H 2 , SiH 4 , SiF 4 , SiF 6 is used. As the oxygen source, O 2 , O 3 , H 2 O, D 2 O, NO, N 2 O, or the like is used. After the silicon oxide film 53A is formed, heat treatment may be performed at 400 ° C. to 1000 ° C. for 10 seconds to 30 minutes in N 2 , H 2, or a mixed gas atmosphere thereof for densification and removal of impurities. On the other hand, a nitride film having a thickness of 10 GPa to 20 GPa may be formed between the tungsten film 52C and the silicon oxide film 53A.
상기 유전막(53B)은 Al2O3, HfSixOy, ZrSixOy, HfO2또는 ZrO2를 10 Å 내지 3000 Å 증착하여 형성한다. 상기 유전막(53B)은 화학기상증착법, 플라즈마 화학기상증착법 또는 원자층 증착법으로 형성한다. 한편, 식각 공정시 식각방지 능력을 향상시키기 위해 상기 유전막(53B) 형성 후 N2, D2O, N2또는 이들의 혼합 기체 분위기에서 10 초 내지 30분 동안 400 ℃ 내지 1000 ℃ 동안 열처리를 실시할 수도 있다. 상기 텅스텐막(52C)의 식각이 용이하도록 하기 위하여 유전막(53B) 상에 텅스텐막을 추가로 형성할 수도 있다.The dielectric film 53B is formed by depositing Al 2 O 3 , HfSi x O y , ZrSi x O y , HfO 2 or ZrO 2 from 10 kV to 3000 kV. The dielectric film 53B is formed by chemical vapor deposition, plasma chemical vapor deposition, or atomic layer deposition. On the other hand, after the dielectric film 53B is formed during the etching process, heat treatment is performed at 400 ° C. to 1000 ° C. for 10 seconds to 30 minutes in N 2 , D 2 O, N 2, or a mixed gas atmosphere thereof to form the dielectric layer 53B. You may. In order to facilitate etching of the tungsten film 52C, a tungsten film may be further formed on the dielectric film 53B.
이어서 도 5b에 보이는 바와 같이, 게이트 전극 형상을 정의하는 포토레지스트 패턴(PR)을 상기 유전막(53B) 상에 형성한다.Subsequently, as shown in FIG. 5B, a photoresist pattern PR defining a gate electrode shape is formed on the dielectric film 53B.
다음으로 도 5c에 보이는 바와 같이, 상기 포토레지스트 패턴(PR)을 식각마스크로 이용한 식각공정으로 유전막(53B) 및 실리콘 산화막(53A)을 식각하여 하드마스크(53)를 형성하고, 그 하부의 텅스텐막(52C), 확산방지막(52B) 및 폴리실리콘막(52A)을 식각하여 게이트 전극(52)을 형성한 다음, 포토레지스트 패턴(PR)을 제거한다.Next, as shown in FIG. 5C, a hard mask 53 is formed by etching the dielectric film 53B and the silicon oxide film 53A by an etching process using the photoresist pattern PR as an etching mask, and the lower tungsten The gate electrode 52 is formed by etching the film 52C, the diffusion barrier 52B, and the polysilicon film 52A, and then removing the photoresist pattern PR.
전술한 본 발명의 실시예들에서 상기 게이트 전극은 WSix/폴리실리콘, CoSix/폴리실리콘, NiSix/폴리실리콘, CrSix/폴리실리콘, TiSix/폴리실리콘 등으로형성할 수 있으며, 상기 폴리실리콘에 Ge이 첨가되어 폴리실리콘1-xGex가 될 수도 있다. 여기서 x는 0.01 내지 0.99이다.In the above-described embodiments of the present invention, the gate electrode may be formed of WSi x / polysilicon, CoSi x / polysilicon, NiSi x / polysilicon, CrSi x / polysilicon, TiSi x / polysilicon, and the like. Ge may be added to the polysilicon to become polysilicon 1-x Ge x . Where x is from 0.01 to 0.99.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 게이트 전극 상에 실리콘막 또는 실리콘 산화막 중 어느 하나를 형성하고 그 상부에 유전막을 형성하여 실리콘막/유전막 또는 실리콘 산화막/유전막으로 이루어지는 적층 구조의 하드마스크를 형성함으로써 기계적 스트레스를 감소시킬 수 있다. 그에 따라 소자의 신뢰성 및 리프레쉬 특성 등을 향상시킬 수 있다.According to the present invention as described above, any one of a silicon film or a silicon oxide film is formed on a gate electrode, and a dielectric film is formed thereon to form a hard mask having a laminated structure composed of a silicon film / dielectric film or a silicon oxide film / dielectric film. Can be reduced. As a result, the reliability and refresh characteristics of the device can be improved.
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