KR19990079481A - Capacitor Formation Method for Semiconductor Devices - Google Patents
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Abstract
커패시턴스를 증가시킬 수 있는 반도체 소자의 커패시터 형성 방법을 개시한다. 이 방법은 하부전극이 형성된 반도체 기판을 준비하는 단계와, 상기 하부전극 위에 반구형의 그레인을 갖는 실리콘층을 형성하는 단계와, 상기 반구형의 그레인을 갖는 실리콘층 위에 유전막을 증착하는 단계와, 저온에서 상기 유전막 위에 제1 상부전극을 형성하는 단계와, 상기 제1 상부전극을 형성한 후에 질소를 포함하는 가스 분위기, 예를 들면 N2, NH3등에서 열처리하는 단계와, 고온에서 상기 제1 상부전극 위에 제2 상부전극을 형성하는 단계 및 상기 제2 상부전극을 형성한 후에 질소를 포함하는 가스 분위기, 예를 들면 N2, NH3등에서 열처리하는 단계를 구비한다.A method of forming a capacitor of a semiconductor device capable of increasing capacitance is disclosed. The method comprises the steps of preparing a semiconductor substrate having a bottom electrode formed thereon, forming a silicon layer having hemispherical grains on the bottom electrode, depositing a dielectric film on the silicon layer having hemispherical grains, and at a low temperature. Forming a first upper electrode on the dielectric layer, heat-treating in a gas atmosphere containing nitrogen, for example, N 2 , NH 3, etc. after forming the first upper electrode; Forming a second upper electrode thereon and performing heat treatment in a gas atmosphere containing nitrogen, for example, N 2 , NH 3, etc. after forming the second upper electrode.
Description
본 발명은 반도체 소자의 커패시터 형성 방법에 관한 것으로서, 더 상세하게는 반구형의 그레인(Hemi-Spherical Grain; 이하 HSG라 한다) 구조를 갖는 커패시터의 형성방법에 관한 것이다.The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor having a hemi-spherical grain (HSG) structure.
최근 반도체 소자가 고집적화됨에 따라, DRAM과 같은 반도체 소자의 단위 메모리 셀이 차지할 수 있는 면적이 감소하고 있다. 따라서 반도체 소자를 구성하는 커패시터의 면적도 감소한다. 특히 DRAM 소자에 있어서, 메모리 셀의 특성은 메모리 셀을 구성하는 셀 커패시터의 커패시턴스가 증가할수록 향상된다. 이러한 커패시턴스는 커패시터 전극의 유효 표면적 및 유전막의 유전율에 비례한다. 따라서, 전극의 유효 표면적을 증가시켜 높은 커패시턴스를 확보하기 위하여 커패시터 전극은 3차원화한 HSG 구조가 적용된다. 또한, 높은 커패시턴스를 확보하기 위하여 기존의 유전막보다 높은 유전율을 갖는 Ta2O5가 유전막으로 사용되는 추세에 있다.Recently, as semiconductor devices are highly integrated, an area occupied by unit memory cells of semiconductor devices such as DRAMs is decreasing. Therefore, the area of the capacitor constituting the semiconductor element is also reduced. Particularly in DRAM devices, the characteristics of the memory cell are improved as the capacitance of the cell capacitor constituting the memory cell increases. This capacitance is proportional to the effective surface area of the capacitor electrode and the dielectric constant of the dielectric film. Therefore, in order to increase the effective surface area of the electrode and secure a high capacitance, a three-dimensional HSG structure is applied to the capacitor electrode. In addition, in order to secure a high capacitance, Ta 2 O 5 having a higher dielectric constant than that of a conventional dielectric film is used as a dielectric film.
현재 유전막인 Ta2O5의 상부 전극으로 고려되고 있는 물질로는 TiN, WNX등이 있다. 화학기상증착법을 이용하여 Ta2O5의 상부 전극으로 TiN을 증착하는 경우, 반응 가스인 TiCl4로부터 기인하는 염소(Cl)의 잔류량을 최소화할 수 있는 650℃의 고온 공정이 적용된다. 도 1은 스택(stack)구조를 갖는 커패시터에서 TiN의 증착 온도에 따른 커패시턴스를 나타내는 그래프이다. 도 1의 L1을 참조하면, TiN의 증착온도가 증가함에 따라 커패시턴스가 증가함을 알 수 있다.Materials currently considered as an upper electrode of Ta 2 O 5 , which is a dielectric film, include TiN and WN X. In the case of depositing TiN to the upper electrode of Ta 2 O 5 using chemical vapor deposition, a high temperature process of 650 ° C. is applied to minimize the amount of chlorine (Cl) resulting from the reaction gas TiCl 4 . 1 is a graph showing capacitance according to deposition temperature of TiN in a capacitor having a stack structure. Referring to L1 of FIG. 1, it can be seen that the capacitance increases as the deposition temperature of TiN increases.
그러나, HSG 구조를 채택한 반도체 소자의 커패시터에서는 이와 반대의 현상이 발생한다. 도 2는 종래의 방법에 의해 형성된 HSG 구조를 갖는 커패시터의 단면도이다. 도 2를 참조하면, 종래의 HSG 구조를 갖는 반도체 소자의 커패시터는 반도체 기판(10) 위에 절연막(12) 예를 들면, 산화막이 증착되어 있고, 절연막의 소정영역을 관통하는 하부전극(14), HSG 실리콘층(16), 유전막(18) 및 상부전극(19)이 차례로 형성되어 있다.However, the opposite phenomenon occurs in the capacitor of the semiconductor device employing the HSG structure. 2 is a cross-sectional view of a capacitor having an HSG structure formed by a conventional method. Referring to FIG. 2, a capacitor of a semiconductor device having a conventional HSG structure includes an insulating film 12, for example, an oxide film, deposited on a semiconductor substrate 10, and having a lower electrode 14 penetrating a predetermined region of the insulating film. The HSG silicon layer 16, the dielectric film 18, and the upper electrode 19 are formed in this order.
도 3은 도 2의 a부분의 확대 단면도이다. 도 3을 참조하면, 상부전극(19)인 TiN막의 그레인 크기가 크기 때문에 HSG 실리콘층(16)의 그레인들 사이의 바닥부분(32)에는 TiN이 증착되지 않는다. 그 결과, 상부전극(19)인 TiN막이 증착되지 않은 부분(32)만큼 전극의 유효 표면적이 감소된다. TiN막의 증착온도가 높을수록 증착속도가 크기 때문에 이와 같은 문제점은 증착온도가 높을수록 증가한다.3 is an enlarged cross-sectional view of a portion of FIG. 2. Referring to FIG. 3, since the grain size of the TiN film, which is the upper electrode 19, is large, TiN is not deposited on the bottom portion 32 between the grains of the HSG silicon layer 16. As a result, the effective surface area of the electrode is reduced by the portion 32 in which the TiN film, which is the upper electrode 19, is not deposited. The higher the deposition temperature of the TiN film, the higher the deposition rate. Therefore, this problem increases as the deposition temperature is higher.
도 4는 종래의 HSG 구조를 갖는 커패시터에서 증착온도에 따른 커패시턴스를 나타내는 그래프이다. 도 4의 L2를 참조하면, 종래의 HSG 구조를 갖는 반도체 소자의 커패시턴스는 증착온도에 반비례한다는 것을 알 수 있는데, 이는 이미 설명한 바와 같이 상부전극(19)의 유효 표면적이 감소되기 때문이다. 그 결과, 커패시턴스를 증가시키기 위해 낮은 온도에서 TiN막을 형성하여야 하나, 이는 반응 가스인 TiCl4로부터 기인하는 Cl의 잔류량이 증가하는 문제점이 있다.4 is a graph showing capacitance with deposition temperature in a capacitor having a conventional HSG structure. Referring to L2 of FIG. 4, it can be seen that the capacitance of the semiconductor device having the conventional HSG structure is inversely proportional to the deposition temperature, since the effective surface area of the upper electrode 19 is reduced as described above. As a result, in order to increase the capacitance, a TiN film should be formed at a low temperature, but this has a problem in that the amount of Cl remaining from TiCl 4 , which is a reaction gas, increases.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, HSG 구조를 갖는 커패시터 전극의 유효 표면적을 증가시키고, 또한 Cl의 잔류량을 감소시킬 수 있는 반도체 소자의 커패시터 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a method for forming a capacitor of a semiconductor device capable of increasing the effective surface area of a capacitor electrode having an HSG structure and reducing the residual amount of Cl. .
도 1은 종래의 스택(Stack) 구조의 커패시터에서 증착온도에 따른 커패시턴스를 나타내는 그래프이다.1 is a graph showing capacitance according to deposition temperature in a capacitor having a conventional stack structure.
도 2는 종래의 방법에 의해 형성된 HSG 구조를 갖는 커패시터의 단면도이다.2 is a cross-sectional view of a capacitor having an HSG structure formed by a conventional method.
도 3은 도 2의 HSG 부분의 확대 단면도이다.3 is an enlarged cross-sectional view of the HSG portion of FIG. 2.
도 4는 종래의 HSG 구조를 적용한 커패시터에서 증착온도에 따른 커패시턴스를 나타내는 그래프이다.4 is a graph showing capacitance according to deposition temperature in a capacitor to which a conventional HSG structure is applied.
도 5 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성 방법을 순차적으로 도시한 단면도들이다.5 through 9 are cross-sectional views sequentially illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.
도 10은 도 9의 HSG 부분의 확대 단면도이다.10 is an enlarged cross-sectional view of the HSG portion of FIG. 9.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10,50:반도체 기판 12,52:절연막10, 50: semiconductor substrate 12, 52: insulating film
14,54:커패시터 하부전극 16,60:HSG 실리콘층14,54: Capacitor bottom electrode 16,60: HSG silicon layer
18,70:유전막 19:상부전극18, 70: dielectric film 19: upper electrode
80:제1 상부전극 90:제2 상부전극80: first upper electrode 90: second upper electrode
상기 목적을 달성하기 위하여 본 발명의 반도체 소자의 커패시터 형성방법은 먼저 하부전극이 형성된 반도체 기판을 준비하고, 상기 하부전극 위에 반구형의 그레인을 갖는 실리콘층을 형성한다. 여기서, 하부전극은 폴리 실리콘층을 사용하는 것이 바람직하다. 다음, 상기 반구형의 그레인을 갖는 실리콘층 위에 유전막을 증착하며, 유전막은 Ta2O5층을 사용하는 것이 바람직하다.In order to achieve the above object, the capacitor forming method of the semiconductor device of the present invention first prepares a semiconductor substrate on which a lower electrode is formed, and forms a silicon layer having hemispherical grains on the lower electrode. Here, the lower electrode preferably uses a polysilicon layer. Next, a dielectric film is deposited on the silicon layer having the hemispherical grains, and it is preferable to use a Ta 2 O 5 layer as the dielectric film.
상기 유전막 위에 제1 상부전극을 형성한다. 여기서, 제1 상부전극 형성용 물질은 TiN을 사용하는 것이 바람직하며, 제1 상부전극은 화학기상증착법에 의해 형성하는 것이 바람직하다. 또한, 제1 상부전극의 증착온도는 400℃ - 600℃ 범위인 것이 바람직하다. 이어서, 제1 상부전극을 형성한 후에 질소를 포함하는 가스분위기에서 열처리하는 것이 바람직하며, 이 때, 질소를 포함하는 가스는 N2또는 NH3인 것이 바람직하며, 상기 열처리하는 단계는 제1 상부전극을 증착한 후 인-시튜(in-situ)방식으로 진행하는 것이 바람직하다.A first upper electrode is formed on the dielectric layer. Here, it is preferable to use TiN as the material for forming the first upper electrode, and the first upper electrode is preferably formed by chemical vapor deposition. In addition, the deposition temperature of the first upper electrode is preferably in the range of 400 ℃-600 ℃. Subsequently, after the first upper electrode is formed, the heat treatment is preferably performed in a gas atmosphere containing nitrogen. At this time, the gas containing nitrogen is preferably N 2 or NH 3 , and the heat treatment may include the first upper electrode. It is preferable to proceed in-situ after depositing an electrode.
다음, 상기 제1 상부전극 위에 제2 상부전극을 형성한다. 여기서, 제2 상부전극 형성용 물질은 TiN인 것이 바람직하며, 제2 상부전극은 화학기상증착법에 의해 형성하는 것이 바람직하다. 또한, 제2 상부전극의 증착온도는 600℃ - 700℃ 범위인 것이 바람직하다. 이어서, 제2 상부전극을 형성한 후에 질소를 포함하는 가스분위기에서 열처리하는 것이 바람직하다. 이 때, 질소를 포함하는 가스는 N2또는 NH3인 것이 바람직하며, 상기 열처리하는 단계는 제2 상부전극을 증착한 후 인-시튜방식으로 진행하는 것이 바람직하다.Next, a second upper electrode is formed on the first upper electrode. Here, the material for forming the second upper electrode is preferably TiN, and the second upper electrode is preferably formed by chemical vapor deposition. In addition, the deposition temperature of the second upper electrode is preferably in the range of 600 ℃-700 ℃. Subsequently, after the second upper electrode is formed, heat treatment is preferably performed in a gas atmosphere containing nitrogen. In this case, the gas containing nitrogen is preferably N 2 or NH 3 , and the heat treatment may be performed in-situ after the deposition of the second upper electrode.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 그러나 본 발명이 하기 실시예에 국한되는 것으로 해석되어져서는 안된다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention should not be construed as limited to the following examples. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. Like reference numerals in the drawings denote like elements. In addition, where a layer is described as being on the "top" of another layer or substrate, the layer may be present in direct contact with the top of the other layer or substrate, with another third layer interposed therebetween.
도 5 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.5 to 10 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.
도 5를 참조하면, 반도체 기판(50) 위에 절연막 예컨대, 산화막을 증착하고, 사진식각 공정을 진행하여 커패시터가 형성될 영역에서 반도체 기판(50)의 계면이 노출되도록 절연막(52)을 패터닝한다. 다음, 반도체 기판(50) 위에 폴리실리콘을 증착하고, 사진식각 공정을 진행하여 커패시터의 하부전극(54)을 형성한다.Referring to FIG. 5, an insulating film, for example, an oxide film is deposited on the semiconductor substrate 50, and the insulating film 52 is patterned so that the interface of the semiconductor substrate 50 is exposed in the region where the capacitor is to be formed by performing a photolithography process. Next, polysilicon is deposited on the semiconductor substrate 50 and a photolithography process is performed to form the lower electrode 54 of the capacitor.
도 6을 참조하면, 하부전극(54)이 형성된 반도체 기판(50) 위에 통상의 방법을 이용하여 HSG 실리콘층(60)을 형성한다.Referring to FIG. 6, the HSG silicon layer 60 is formed on the semiconductor substrate 50 on which the lower electrode 54 is formed using a conventional method.
도 7를 참조하면, 상기 HSG 실리콘층(60)이 형성된 반도체 기판(50) 위에 유전막(70)을 증착한다. 이 때, 높은 커패시턴스를 확보하기 위하여, 유전막(70)은 종래의 유전막보다 높은 유전율을 가지는 Ta2O5를 이용하는 것이 바람직하다.Referring to FIG. 7, a dielectric film 70 is deposited on the semiconductor substrate 50 on which the HSG silicon layer 60 is formed. At this time, in order to ensure high capacitance, the dielectric film 70 may preferably use Ta 2 O 5 having a higher dielectric constant than that of the conventional dielectric film.
도 8을 참조하면, 상기 유전막(70)이 증착된 반도체 기판(50) 위에 제1 상부전극(80) 형성용 물질을 통상의 방법 예컨대, 화학기상증착법을 이용하여 소정의 증착 온도에서 얇게 증착한다. 이 때 제1 상부전극(80) 형성용 물질은 TiN인 것이 바람직하다. 증착온도는 400℃ - 600℃ 의 범위인 것이 바람직하다. 이는 저온에서 TiN을 증착함으로써 증착속도를 감소시켜 그레인들 사이의 바닥부분까지 완전히 TiN을 증착하기 위함이다. 또한, 제1 상부전극(80)의 두께는 대략 50Å 정도인 것이 바람직하다. 증착시 증착 챔버(미도시) 내의 압력은 20 Torr인 것이 바람직하고, 증착 챔버내의 반응 가스인 TiCl4의 유량은 40 sccm인 것이 바람직하다. 제1 상부전극(80)으로 TiN을 증착하는 경우, 반응가스인 TiCl4로부터 기인하는 Cl 잔류량을 제거하기 위해 질소(N)가 포함된 분위기, 예를 들면 NH3또는 N2분위기 등에서 열처리하는 것이 바람직하다. 이는 증착된 TiN막 내에 염소(Cl)가 잔류하는 경우, 잔류 염소가 유전막(70)인 Ta2O5와 반응하여 전기적 특성을 악화시키므로 이를 방지하기 위함이다. 이러한 염소제거를 위한 열처리 단계는 TiN을 증착한 후, 인-시튜(in-situ)방식으로 진행하는 것이 더욱 바람직하다. 열처리시 증착 챔버내의 반응 가스로 NH3를 사용하는 경우 유량은 60sccm으로 하는 것이 바람직하며, 반응 가스로 N2를 사용하는 경우 유량은 3000sccm으로 하는 것이 바람직하다.Referring to FIG. 8, the material for forming the first upper electrode 80 is deposited on the semiconductor substrate 50 on which the dielectric film 70 is deposited at a predetermined deposition temperature using a conventional method, for example, chemical vapor deposition. . In this case, the material for forming the first upper electrode 80 is preferably TiN. The deposition temperature is preferably in the range of 400 ° C-600 ° C. This is to reduce the deposition rate by depositing TiN at low temperature so as to deposit TiN completely to the bottom portion between the grains. In addition, the thickness of the first upper electrode 80 is preferably about 50 kPa. The pressure in the deposition chamber (not shown) during deposition is preferably 20 Torr, and the flow rate of TiCl 4 , which is a reaction gas in the deposition chamber, is preferably 40 sccm. In the case of depositing TiN with the first upper electrode 80, the heat treatment is performed in an atmosphere containing nitrogen (N), for example, NH 3 or N 2 atmosphere, in order to remove the Cl remaining due to the reaction gas TiCl 4 . desirable. This is to prevent the chlorine (Cl) remaining in the deposited TiN film, because the residual chlorine reacts with Ta 2 O 5 , which is the dielectric film 70, to deteriorate electrical characteristics. The heat treatment step for removing chlorine is more preferably carried out in-situ after the deposition of TiN. When NH 3 is used as the reaction gas in the deposition chamber during heat treatment, the flow rate is preferably 60 sccm, and when N 2 is used as the reaction gas, the flow rate is preferably 3000 sccm.
도 9를 참조하면, 상기 제1 상부전극(80)이 형성된 반도체 기판(50) 위에 제2 상부전극(90) 형성용 물질을 통상의 방법 예컨대, 화학기상증착법을 이용하여 소정의 증착 온도에서 증착한다. 이 때 제2 상부전극(90) 형성용 물질도 TiN인 것이 바람직하다. 증착 온도는 600℃ - 700℃ 범위인 것이 바람직하다. 이는 반응 가스인 TiCl4에서 기인하는 Cl의 잔류량을 최소화하기 위함이다. 증착시 증착 챔버(미도시) 내의 압력은 20 Torr인 것이 바람직하고, 증착 챔버 내의 반응 가스인 TiCl4의 유량은 40sccm 인 것이 바람직하다. 제2 상부전극(90)의 두께는 대략 100Å 정도인 것이 바람직하다. 다음, 제1 상부전극(80) 형성시와 마찬가지로, TiN 증착 후에 질소(N)가 포함된 분위기, 예를 들면 NH3또는 N2분위기등에서 열처리하여 염소를 제거하는 것이 바람직하다. 이러한 염소제거를 위한 열처리 단계는 TiN을 증착한 후, 인-시튜(in-situ)방식으로 진행하는 것이 더욱 바람직하다. 열처리시 증착 챔버내의 반응 가스로 NH3를 사용하는 경우 유량은 60sccm으로 하는 것이 바람직하며, 반응 가스로 N2를 사용하는 경우 유량은 3000sccm으로 하는 것이 바람직하다.Referring to FIG. 9, a material for forming the second upper electrode 90 is deposited on a semiconductor substrate 50 on which the first upper electrode 80 is formed at a predetermined deposition temperature using a conventional method, for example, chemical vapor deposition. do. In this case, the material for forming the second upper electrode 90 is also preferably TiN. The deposition temperature is preferably in the range of 600 ° C-700 ° C. This is to minimize the amount of Cl remaining due to the reaction gas TiCl 4 . The pressure in the deposition chamber (not shown) during deposition is preferably 20 Torr, and the flow rate of TiCl 4 , which is a reaction gas in the deposition chamber, is preferably 40 sccm. It is preferable that the thickness of the second upper electrode 90 is about 100 GPa. Next, as in the formation of the first upper electrode 80, it is preferable to remove chlorine by heat treatment in an atmosphere containing nitrogen (N), for example, NH 3 or N 2 atmosphere, after TiN deposition. The heat treatment step for removing chlorine is more preferably carried out in-situ after the deposition of TiN. When NH 3 is used as the reaction gas in the deposition chamber during heat treatment, the flow rate is preferably 60 sccm, and when N 2 is used as the reaction gas, the flow rate is preferably 3000 sccm.
도 10은 도 9에서의 b부분의 확대 단면도로서, 본 발명에 의해 형성된 커패시터의 하부전극(54), HSG 실리콘층(60), 유전막(70), 제1 상부전극(80) 및 제2 상부전극(90)을 상세히 도시하고 있다. 도시된 바와 같이, 본 발명의 커패시터 형성방법에 의하면 제1 상부전극(80)이 HSG 실리콘층(60)의 그레인들 사이의 바닥부분(100)에 완전히 증착된다. 그 결과, 커패시터의 상부전극의 유효 표면적이 증가되며, 따라서 커패시턴스를 증가시킬 수 있다.FIG. 10 is an enlarged cross-sectional view of a portion b of FIG. 9, in which the lower electrode 54, the HSG silicon layer 60, the dielectric film 70, the first upper electrode 80 and the second upper portion of the capacitor formed by the present invention. The electrode 90 is shown in detail. As shown, according to the capacitor forming method of the present invention, the first upper electrode 80 is completely deposited on the bottom portion 100 between the grains of the HSG silicon layer 60. As a result, the effective surface area of the upper electrode of the capacitor is increased, and thus the capacitance can be increased.
이상 실시예를 들어 본 발명에 대해 설명하였으나, 본 발명은 상술한 실시예에 한정되는 것이 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다.Although the present invention has been described with reference to the above embodiments, the present invention is not limited to the above-described embodiments, but the present embodiments are only to make the disclosure of the present invention complete, and the scope of the invention to those skilled in the art. It is apparent that various modifications and improvements are possible to those skilled in the art without departing from the spirit and scope of the present invention as provided to fully inform the present invention.
이상에서 살펴본 바와 같이 본 발명에 따른 반도체 소자의 커패시터 형성방법은, 상부전극 형성시 증착온도를 저온과 고온으로 달리하는 2단계 증착 방법을 이용하여, HSG 구조를 갖는 커패시터에 있어서 HSG 실리콘층의 그레인들 사이의 바닥부분에 상부전극 형성용 물질이 완전히 증착되도록 하여 상부전극의 유효 표면적을 증가시킬 수 있다. 따라서, 커패시턴스를 증가시킬 수 있다. 또한 열처리 과정을 통하여 Cl의 잔류량을 감소시킴으로써 커패시터의 전기적 특성을 향상시키는 장점이 있다.As described above, the capacitor forming method of the semiconductor device according to the present invention uses a two-step deposition method in which the deposition temperature is changed from low to high when forming the upper electrode, and the grain of the HSG silicon layer in the capacitor having the HSG structure It is possible to increase the effective surface area of the upper electrode by allowing the upper electrode forming material to be completely deposited on the bottom portion between the two. Thus, the capacitance can be increased. In addition, there is an advantage of improving the electrical characteristics of the capacitor by reducing the residual amount of Cl through the heat treatment process.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |