KR19990077846A - 슬롯 타이밍 검출 방법 및 회로 - Google Patents

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Abstract

슬롯 타이밍 검출 방법에 있어서, 데이타의 순서인 포인트에서의 전력값 중, 전력값의 크기가 상위로부터 순위 N번째 이내에 들어있는 전력값의 데이타만이 기억되고, N번째 데이타는 임계값으로 기억된다. 슬롯 구간에서의 임계값은 누적되어 베이스 값을 얻는다. 전력값의 데이타 중 선정된 M개의 데이타만이 포인트 정보와 함께 기억된다. N개의 데이타에 대응하는 포인트에 대응하는 데이타가 M개의 데이타내에 존재하면, 이번회에 얻어진 데이타는 각 포인트에서의 데이타에 가산되어 새로운 데이타를 생성한다. N개의 데이타에 대응하는 포인트에 대응하는 데이타가 M개의 데이타에 존재하지 않으면, 이번회에 얻어진 데이타는 베이스 값에 가산되어 새로운 데이타를 생성한다. 새로운 데이타는 M개의 데이타 중, N개의 데이타내에 존재하는 데이타가 하나도 없는 포인트에 대응하는 데이타에 임계값을 가산함으로써 생성된다. 생성된 데이타의 수가 M 이상이면, 단지 상위 M개의 데이타가 포인트 정보와 함께 기억된다. 슬롯 평균이 선정된 횟수만큼 수행된 경우, M개의 데이타가 선정된 수로 나누어지고, 그 몫은 평균치가 된다. 슬록 타이밍 회로, 이동국, 및 이동 통신 시스템도 또한 공개된다.

Description

슬롯 타이밍 검출 방법 및 회로{SLOT TIMING DETECTION METHOD AND CIRCUIT}
본 발명은 CDMA 방식의 이동 통신 시스템에 관한 것으로, 특히 W-CDMA(Wide-band Code Division Maltiple Access) 방식에 있어서의 퍼어치 채널의 슬롯 타이밍 검출 방법 및 검출 회로에 관한 것으로, 아울러 CDMA 방식에 있어서의 이동국 및 이동 통신 시스템에 관한 것이다.
CDMA 방식의 송수신 시스템은, 기지국측에서는 도 1a 내지 도 1d에 도시한 바와 같이 확산 유닛(17)은 논리 심볼(15)을 확산 코드 B로 확산하고(도 1a 참조), 확산 유닛(18)은 논리 심볼(16)을 확산 코드 A로 확산하여(도 1C 참조), 동일 주파수의 반송파를 이용하여 논리 심볼을 송신한다. 여기서, 확산 코드의 전송 레이트는 논리 심볼의 전송 레이트의 수10배로부터 수100배이다. 이 확산 코드의 주기를 칩(chip)이라고 한다. 그리고, 그 반송파를 수신하는 수신기측에서는, 역확산 유닛(19)은 반송파를 확산 코드 A로 역확산함으로써 논리 심볼(16)을 추출할 수 있고(도 1b 참조), 역확산 유닛(20)은 반송파를 확산 코드 B로 역확산함으로써 논리 심볼(15)을 추출할 수 있다(도 1d 참조).
이와 같이, CDMA 방식의 송수신 시스템은, 동일 주파수를 이용하여 복수의 확산 코드에 의한 확산, 역확산 동작을 통해 다중 액세스를 수행할 수 있다.
그리고, 이들 확산 코드에는 롱 코드(긴 주기 확산 코드)와 쇼트 코드(짧은 주기 확산 코드호)를 포함한다. W-CDMA 방식에서는, 논리 심볼은 이들 롱 코드와 쇼트 코드에 의해 이중 확산된다.
여기서, 롱 코드는 수10∼수100 심볼에 상응하는 매우 긴 주기를 가진 코드이고, 반면에 쇼트 코드는 1심볼에 상응하는 짧은 주기를 가진 코드이다.
도 2에 이중 확산을 수행하도록 설계된 CDMA 송신기의 송신부의 구성을 나타낸다.
이 CDMA 송신기의 송신부는 베이스밴드 변조기(60)와, 클럭 신호 발생기(61)와, 쇼트 코드 발생기(63)와, 롱 코드 발생기(64)와, 배타적 논리합 회로(EX-OR: 65, 66)와, 승산기(67)와, 반송파 발생기(68)와, 증폭기(69)로 구성되어 있다. 또한, 배타적 논리합 회로(65, 66)는 확산 유닛(70)을 구성한다.
베이스 밴드 변조기(60)는 디지탈 신호를 수신하고, 이 신호를 베이스 밴드 변조 신호로 변환한다. 그리고, 배타적 논리합 회로(65)는 쇼트 코드 발생기(63)로부터 출력되는 쇼트 코드로 이 베이스 밴드 변조 신호를 승산함으로써 스펙트럼을 확산한다. 배타적 논리합 회로(66)는 롱 코드 발생기(64)로부터 출력되는 롱 코드로 베이스밴드 변조 신호를 승산함으로써 스펙트럼을 확산한다. 여기서, 쇼트 코드와 롱 코드의 칩 주기는 동일하고, 쇼트 코드 발생기(63)와 롱 코드 발생기(64)는 모두 클럭 신호 발생기(61)에 의해 생성되는 클럭 신호에 의해 구동된다.
승산기(67)는 배타적 논리합 회로(66)로부터의 출력인 스펙트럼 확산된 베이스 밴드 변조 신호를 반송파 발생기(68)에 의해 생성된 반송파로 승산한다. 그 겨과 신호는 증폭기(69)에 의해 증폭된 후에 안테나로부터 송신 변조파로서 송신된다.
그러나, 이 CDMA 방식의 송수신 시스템에서는, 기지국이 확산을 수행하는 확산 타이밍을 수신기측에서 정확하게 얻을 수 없으면 역확산을 정확하게 수행할 수 없다. 이 확산 타이밍이 1칩이라도 어긋나더라도 수신기는 기지국이 송신한 신호를 전혀 수신할 수 없게 된다. 그리고, CDMA 방식 중의 1개의 방식인 W-CDMA 방식에서는, 출력 신호간 동기화가 기지국 사이에서 설정되지 않으므로, 수신기가 접속되는 기지국이 변할 때마다 수신기는 동기화를 설정해야 한다.
또한, 각 기지국은 복수의 확산 코드를 이용하므로, 수신기가 무선 접속되고자 하는 기지국에 의해 사용되는 확산 코드를 사전에 아는 것은 불가능하다. 예를 들면, W-CDMA 방식에서는 32종류의 쇼트 코드가 준비되어 있지만, 수신기가 접속하고자 하는 기지국이 32 종류 중 어느 쇼트 코드를 사용하고 있는지를 사전에 특정하는 것은 불가능하다. 그러나, 기지국이 사용하고 있는 확산 코드를 특정할 수 없으면 그 기지국으로부터는 일체 정보를 얻을 수 없기 때문에 수신기가 그 기지국과 무선 접속하는 것은 불가능해진다.
이러한, 과제를 해결하기 위한 기능이 퍼어치 기능이다. 퍼어치 기능이란, 수신기가 기지국 정보, 예를 들면 논리 심볼의 확산시 기지국에 의해 사용되는 확산 코드, 확산 타이밍을 얻는 것을 가능하게 하는 기능이다. 수신기는 이 퍼어치 기능을 이용하여 퍼어치 서치를 함으로써 기지국의 각종 정보, 예를 들면 사용하고 있는 확산 코드, 확산 타이밍을 알 수 있어 무선 접속을 할 수 있게 된다.
이러한, 퍼어치 기능을 갖은 이동국의 송수신부의 블럭도를 도 3에 도시한다.
도 3에 도시한 바와 같이, 이동국의 송수신부는, RF/IF부(21)와, 송신부(22)와, 수신부(23)로 구성되어 있다.
송신부(22)는 수신기로부터 기지국으로 송신되는 베이스 밴드 신호를 RF/IF 부(21)로 출력한다.
RF/IF부(21)는 송신부(22)로부터 출력된 베이스 밴드 신호로 반송파를 변조하여 기지국에 송신하고 기지국으로부터 송신되어 온 신호를 복조하여 수신부(23)로 출력한다.
수신부(23)는 핑거 수신부(24)와, 서치부(25)와, 퍼어치 서치부(26)와, 레이크 수신부(27)로 구성되어 있다.
퍼어치 서치부(26)는 RF/IF부(21)에 의해 복조된 베이스 밴드 신호로부터 기지국의 각종 정보를 얻어 후속 회로로 출력한다. 퍼어치 서치부(26)는 현재 수신하고 있는 기지국의 슬롯 타이밍을 검출하기 위한 슬롯 타이밍 검출 회로(28)를 갖고 있다. 슬롯 타이밍은 데이타의 단위인 타임 슬롯이 기지국으로부터 송신되는 타이밍이다. 슬롯 타이밍은 확산 타이밍과 동일하므로, 슬롯 타이밍을 얻음으로써 확산 타이밍을 얻을 수 있다.
서치부(25)는, 베이스 밴드 신호에 있어서의 멀티 패스 성분에 의한 직접파와 반사파간 타이밍의 어긋남을 검출한다.
핑거 수신부(24)는, 서치부(25)에 의해 검출된 타이밍의 어긋남에 따라서 베이스 밴드 신호를 지연시킴으로써 각 신호 사이의 타이밍의 어긋남을 수정한다.
레이크 수신부(27)는, 각 핑거 수신부(24)로 수신한 신호를 최적비에서 합성하여 결과 신호를 후속 회로로 출력한다.
도 4에 퍼어치 서치부(26)가 수신하는 퍼어치 채널(30)의 데이타 구조를 나타낸다.
퍼어치 채널(30)은 640msec의 슈퍼 프레임 중의 하나이고, 각 수신기마다의 정보를 전달하기 위한 64 무선 프레임(311∼3164)으로 구성되어 있다.
무선 프레임(311)은 16 타임 슬롯(321∼3216)으로 구성되고, 타임 슬롯(321)은 파일럿 심볼(33)과, BCCH(BroadCast Channel) 심볼(34)과, 롱 코드 마스크 심볼(35)로 구성되어 있다.
쇼트 코드의 확산 코드 길이가 256칩의 W-CDMA 방식의 경우에 대해 설명하기 위해서, 논리 심볼 1비트는 256칩으로 확산되어 있다.
롱 코드 마스크 심볼(35)은 주어진 1비트의 논리 심볼을 롱 코드는 전혀 사용하지 않고 쇼트 코드만으로 확산하여 얻어진 신호이다. 롱 코드 마스크 심볼(35) 이외의 모든 논리 심볼은 확산 코드로서 롱 코드와 쇼트 코드로 확산된다. 그 때문에, RF/IF부(21)에 의해 복조된 신호를 단지 쇼트 코드로만 역확산하면, 롱 코드 마스크 심볼(35)만이 원래의 심볼로서 나타나게 된다. 슬롯 타이밍 검출 회로(28)는, 이것을 이용함으로써 슬롯 타이밍을 검출한다.
도 3 중에 있어서의 종래의 슬롯 타이밍 검출 회로(28)의 구성을 도 5에 도시한다.
슬롯 타이밍 검출 회로(28)는 A/D 컨버터(8)와, 상관 검출부(9)와, 전력 계산부(11)와, 평균 계산부(57)와, 기억부(51)로 구성되어 있다.
A/D 컨버터(8)는 RF/IF부(21)로부터 출력된 베이스 밴드 신호를 8비트의 비트폭을 가진 스트레이트(straight) 이진 신호인 디지탈 데이타(4)로 A/D 변환한다.
상관 검출부(9)는 A/D 컨버터(8)로부터 출력된 디지탈 데이타(4)와 쇼트 코드와의 상관을 계산하고 그 결과를 상관 결과(44)로서 출력한다.
전력 계산부(11)는, 상관 검출부(9)로부터 출력된 상관 결과(44)를 32비트로 변환하여 출력한다.
여기서, 전력 계산부(11)는 4배 샘플링을 수행하고, 쇼트 코드의 확산 길이를 256칩, 1타임 슬롯의 심볼수를 10으로 가정하자. 이 경우에, 전력값 계산부(11)로부터 출력되는 1슬롯 구간의 데이타의 수인 포인트수는, 4(4배 샘플링) × 256(칩) × 10(심볼) = 10240이다.
평균 계산부(57)는 전력 계산부(11)로부터 출력된 상관 결과(44)의 전력값의 평균을 계산한다.
기억부(51)는 RAM 등에 의해 구성되고, 평균 계산부(57)에 의해 계산된 평균치(10240워드×32비트)의 모든 데이타를 기억하고 있다.
이 종래의 수신기에서는, 우선, 이 롱 코드 마스크 심볼(35)을 이용하여 슬롯 타이밍을 얻고, 다음에 이 슬롯 타이밍을 이용하여 기지국으로부터의 다른 정보가 얻어진다.
여기서, 상관 검출부(9)의 구체적인 구성으로서는, 디지탈 데이타(4)를 확산 코드 길이만큼 유지해 놓고 확산 코드와의 상관을 동시에 계산하는 매치 필터를 이용하는 경우나, 확산 코드와 디지탈 데이타(4)의 상관을 순차 계산하고 그것을 누적하기 위한 상관기(corelator) 뱅크를 이용하는 경우가 있을 수 있다. 여기서는 상관 검출부(9)가 매치 필터를 이용한다.
매치 필터에 의해 구성된 상관 검출부(9)의 블럭도를 도 6에 도시한다.
이 매치 필터는 다이나믹 플립플롭 회로(DFF: 101∼10256)와, 배타적 논리합 회로(EX-OR: 421∼ 42256)와, 가산기(40)로 구성되어 있다.
다이내믹 플립플롭 회로(101∼10256)는 각각 8비트의 디지탈 데이타(4)를 칩 레이트 단위로 순차 유지한다.
배타적 논리합 회로(421∼42256)는 다이내믹 플립플롭 회로(101∼10256)에 각각 유지된 8비트의 신호인 디지탈 데이타(4)와 쇼트 코드(51∼5256)와의 배타적 논리합를 각각 연산한다.
가산기(40)는 배타적 논리합 회로(421∼42256)로부터의 출력을 가산하여 상관 결과(44)로서 그 합을 출력한다.
다음에, 이 매치 필터의 동작에 대해 설명한다.
8비트의 신호로 변환된 디지탈 데이타(4)는, 다이내믹 플립플롭 회로(101∼10256)에 순차적으로 유지된다. 그리고나서 배타적 논리합 회로(421∼42256)는 디지털 데이타(4)와 쇼트 코드(51∼5256)간의 배타적 논리합을 연산한다.
여기서는, 배타적 논리합 회로(421∼42256)의 동작에 대해 예로서 배타적 논리합 회로(421)를 이용하여 설명하지만, 배타적 논리합 회로(422∼42256)도 동일 동작을 수행한다.
배타적 논리합 회로(421)에 있어서 배타적 논리합의 연산에 있어서, 쇼트 코드(51)가 "0"인 경우에는 다이내믹 플립플롭 회로(101)가 유지하고 있는 데이타가 그대로 출력되고, 쇼트 코드(51)가 "1"의 경우에는 다이내믹 플립플롭 회로(101)가 유지하고 있는 데이타는 논리적으로 반전되어 출력된다.
가산기(40)는 배타적 논리합 회로(421∼42256)의 출력을 전부 가산하여 그 합을 상관 결과(44)로서 출력한다. 그리고, 상관 결과(44)가 큰 값으로 될 때, 디지탈 데이타(4)가 쇼트 코드(51∼5256)와 일치한다. 수신기는 이 타이밍으로부터 기지국의 슬롯 타이밍을 얻을 수 있다.
전력 계산부(11)는 이와같은 방식으로 얻어진 상관 결과(44)를 32비트 전력값으로 변환하여 출력한다. 이 전력값의 비트수는 전력값의 크기가 충분히 표현될 수 있다면 32 비트로 한정되는 것은 아니다.
다음에, 전력 계산부(11)에 의해 변화된 각 포인트마다의 전력값을 도 7에 도시한다. 이 도 7에서는, 1슬롯 구간의 10240포인트의 전력값을 실제의 데이타를 설명하기 위해 인위적으로 작성하여 그래프로서 나타낸 것이다. 여기서, 상관 결과(44)가 큰 전력값을 나타내고 있는 경우가 디지탈 데이타(4)와 쇼트 코드(51∼5256)가 일치한 때이지만, 이 그래프에서는 복수의 그와 같은 포인트(6회)가 존재한다. 이것은, 이 수신기가 복수의 기지국으로부터의 전파를 수신하고 있는 것을 나타내고 있다.
이 그래프는 1슬롯의 구간에서의 전력값 데이타를 나타내고 있다. 이동국과 복수의 기지국으로 구성되어 있는 이동 통신 시스템에서는, 이동국은 이동하면서 기지국과의 통신을 행하고 있기 때문에 페이딩(fading) 등의 영향에 의해 얻어지는 전력값이 크게 변동한다. 또한, 페이딩이 큰 경우에는 얻어지는 전력값이 대폭 저감되어 외관상으로는 수신기가 기지국으로부터의 전파를 전혀 수신하지 않는 것처럼 보여지는 경우가 있다.
이러한 문제는 1회의 전력값의 데이타에 기초하여 슬롯 타이밍을 검출하는 것이 아니라 슬롯 구간마다의 전력값의 데이타의 평균을 계산하고, 페이딩에 의한 데이타의 누락에 의해 발생되는 동작 에러를 막는 슬롯 평균 처리를 수행함으로써 해결된다.
다음에, 종래의 슬롯 타이밍 검출 회로에 있어서의 슬롯 평균 계산 처리 동작에 대해 설명한다.
평균 계산부(57)에는, 1포인트마다 32비트 전력값이 전력 계산부(11)로부터 연속적으로 입력된다. 평균 계산부(57)는 각 포인트에서 입력된 과거의 누적값을 기억부(51)로부터 판독하고, 그 판독된 누적값과 입력 데이타를 가산하여 새로운 누적값을 계산하여 기억부(51)의 대응하는 영역에 기억시킨다.
상기에서는, 1포인트의 슬롯 평균 계산 처리에 대해 설명하였지만, 동일 동작을 10240포인트에 대해 수행한다. 그 때문에, 슬롯 타이밍 검출 회로(28)에서는, 슬롯 구간 단위마다 전체 데이타의 평균을 계산하기 위해서 10240×32비트의 데이타를 기억부(51)에 저장해야 한다. 이러한 대용량의 데이타를 기억하기 위한 기억부(51)에는, 기억 용량이 적은 F/F(플립플롭)과 같은 레지스터를 이용할 수 없으므로 외부 RAM 등이 필요해진다.
또한, 평균 계산부(57)는 주어진 포인트에서 전력 계산부(11)로부터 입력된 데이타의 슬롯 평균 계산 처리를 행하기 위해서는, 그 포인트의 데이타를 기억부(51)로부터 일단 판독하고, 그 판독 값과 입력 데이타 사이의 계산을 행하고, 그 얻어진 새로운 데이타를 기억부(51)에 기록해야 한다. 1슬롯 구간에서의 10240포인트의 슬롯 평균 계산 처리가 종료하면, 선정된 평균 횟수만큼 이 처리를 반복하게 된다.
그 때문에, 기억부(51)를 외부 RAM을 이용한 경우에는, 외부 RAM은 빈번히 억세스되어야 한다. 외부 RAM에의 억세스에는, F/F 등의 레지스터에 기억된 데이타의 판독/기록하는 시간에 비교하여 긴 시간을 필요로 하기 때문에, 슬롯 평균 처리에 요하는 시간이 길어지게 된다.
그리고, 평균 계산부(57)는 선정된 슬롯 평균 횟수가 종료하면, 기억부(51)에 기억되어 있는 각 데이타를 평균 횟수로 나누고, 그 결과 데이타의 평균을 얻는다. 그리고나서, 평균 계산부(57)는 큰 평균 전력값이 나타나는 포인트를 각 기지국에 대한 슬롯 타이밍으로서 출력한다.
상술한 종래의 슬롯 타이밍 검출 회로에서는, 하기와 같은 문제점이 있었다.
(1) 대용량의 데이타를 기억하기 위한 기억 수단이 필요해지기 때문에 회로사이즈가 커진다.
(2) 대용량의 데이타를 기억할 수 있는 기억 수단에의 억세스에는 긴 시간을 필요로 하기 때문에, 슬롯 평균 계산 처리에 요하는 시간이 길어진다.
본 발명은 종래 기술에 있어서의 상기 사정을 감안하여 이루어진 것으로, 그 목적은, 슬롯 평균 계산 처리에 필요한 기억 용량을 삭감함과 동시에, 처리 시간을 단축할 수 있는 슬롯 타이밍 검출 방법 및 검출 회로를 제공하는 것이다.
본 발명의 또 하나의 목적은, 본 발명에 따른 슬롯 타이밍 검출 회로를 갖는 이동국을 제공하는 것이다.
본 발명의 또 다른 하나의 목적은, 본 발명에 따른 슬롯 타이밍 검출 회로를 갖는 이동국과 복수의 기지국으로 구성되는 이동 통신 시스템을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 제1 형태에 따르면, 수신한 데이타를 역확산할 때마다 상관 결과를 전력값으로서 나타내고, 복수의 슬롯 구간에서 전력값의 평균을 계산하고, 얻어진 평균치를 이용하여 기지국으로부터 타임 슬롯의 전송 타이밍으로서 슬롯 타이밍을 검출하는 슬롯 타이밍 검출 방법에 있어서, 데이타의 순서인 각 포인트마다의 전력값 중, 전력값의 크기가 상위로부터 선정된 순위 N번째 이내의 전력값의 데이타만을 기억함과 동시에 N번째의 데이타를 임계값으로 하고, 각 슬롯 구간마다의 상기 임계값을 누적하여 베이스 값을 얻고, 전력값의 데이타 중 선정된 M개의 데이타만을 포인트의 정보와 대응시켜 기억하고, 상기 N개의 데이타의 포인트에 대응하는 데이타가 M개의 데이타 중에 존재하는 경우에는, 각 포인트의 데이타에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성하고, 상기 N개의 데이타의 포인트에 대응하는 데이타가 M개의 데이타 중에 존재하지 않는 경우에는, 베이스 값에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성하고, M개의 데이타 중 N개의 데이타 중에 대응하는 데이타가 존재하지 않는 포인트의 데이타에 임계값을 가산하여 새로운 데이타를 생성하고, 새롭게 작성된 데이타의 수가 M 이상의 경우에는 상위 M 개의 데이타만을 포인트의 정보와 함께 기억하고, 슬롯 평균 횟수가 선정된 횟수만큼 수행되면, M개의 데이타를 선정된 수로 나누어 그 몫을 평균값으로 출력하는 단계로 구성된다.
상기 목적을 달성하기 위해, 본 발명의 제2 형태에 따르면, 수신한 데이타가 역확산될 때마다 상관 결과를 전력값으로서 나타내고, 복수의 슬롯 구간에서 전력값의 평균을 계산하고, 얻어진 평균치의 데이타를 이용하여 기지국으로부터 타임 슬롯의 전송 타이밍르로서 슬롯 타이밍을 검출하는 슬롯 타이밍 검출 회로에 있어서,
수신 신호를 복조함으로써 얻어진 베이스 밴드 신호를 A/D 변환하여 얻어진 디지탈 데이타와 확산 코드와의 상관을 구하고, 얻어진 상관을 칩레이트 단위로 상관값으로서 출력하는 상관 검출부,
상관 검출부로부터 출력된 상관값을, 데이타의 서수로서 포인트 단위로 전력값으로 변환하여 출력하는 전력 계산부와,
전력 계산부에 의해 출력된 각 포인트마다의 전력값 중, 전력값의 크기가 상위로부터 선정된 순위 N번째 이내인 전력값의 데이타만을 기억하고, N번째 데이타를 임계값으로 설정하는 상위 N값 검출부와,
상위 N값 검출부에 의해 얻어진 임계값을 누적함으로써 베이스 값을 얻는 베이스 값 계산부와,
전력값의 데이타 중 선정된 수 M개의 데이타를 포인트의 정보에 따라서 기억하는 기억부와,
기억부에 기억되어 있는 M개의 데이타를 대응하는 포인트와 함께 로딩하고, N값 검출부로부터 입력된 N개의 데이타에 대응하는 포인트에 대응하는 데이타가 로드된 데이타 중에 존재하는 경우에는, 대응하는 포인트의 데이타에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성하고, N값 검출부로부터 입력된 N개의 데이타에 대응하는 포인트에 대응하는 데이타가 판독한 데이타 중에 존재하지 않는 경우에는, 베이스 값에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성하고, 로드된 데이타 중 상위 N값 검출부로부터 대응하는 데이타가 출력되지 않은 포인트에 대응하는 데이타에 상기 임계값을 가산하여 새로운 데이타를 생성하고, 새롭게 생성된 데이타의 수가 M 이상의 경우에는 상위 M개의 데이타만을 포인트 정보와 함께 기억부에 기억시키고, 선정된 횟수의 슬롯 평균이 수행되면 기억부에 기억되어 있는 데이타를 선정된 수로 나눠 그 몫을 평균치로 출력하는 평균 계산부로 구성되어 있는 것을 특징으로 하는 슬롯 타이밍 검출 회로가 제공된다.
상위 N값 검출부는, 전력 계산부에 의해 얻어진 전력값의 데이타 중 상위 N개의 데이타만을 기억하고, N번째의 데이타는 그 회에 있어서의 임계값으로 한다. 베이스 값 계산부는 임계값을 누적함으로써 베이스 값을 얻는다. 평균값 계산부는 M개의 데이타만을 기억부에 기억한다. 입력된 N개의 데이타가 기억부에 이미 기억되어 있으면 평균 계산부는 기억된 테이타에 현재 회에 얻어진 데이타를 가산한다. 그러한 데이타가 기억되어 있지 않으면, 평균 계산부는 베이스치를 과거의 데이타로서 현재 회에 얻어진 데이타를 가산하여 새로운 데이타를 생성한다. 기억부에 기억되어 있는 데이타에 대응하는 데이타가 입력되지 않은 경우에는 임계값이 대응하는 데이타에 가산되어 새로운 데이타를 생성한다.
본 발명은, 각 포인트마다의 데이타를 전부 기억하여 그 평균을 구하는 슬롯평균 처리를 행하는 경우와 비교하여, 슬롯 평균 계산 처리에 필요한 메모리량을 삭감할 수 있음과 동시에 기억부에 억세스하는 횟수를 삭감할 수 있기 때문에 처리 시간을 대폭 단축할 수 있다.
본 발명의 또 하나의 형태에 따르면, 상관 검출부가 매치 필터이다.
본 발명의 또 하나의 형태에 따르면, 상관 검출부가 상관기 뱅크이다.
본 발명의 또 하나의 형태에 따르면, N과 M은 동일하다.
본 발명의 법칙이 내재되어 있는 실시예가 도시된 도면과 이하의 상세한 설명을 참조하면, 기술계의 숙련자라면 본 발명의 상기 및 다수의 이외 목적, 특징, 및 장점을 명백하게 이해할 것이다.
도 1의 (a) 내지 (d)는 CDMA 수신 방식을 설명하기 위한 설명도.
도 2는 CDMA 송신기에 있어서의 송신부의 구성을 도시한 블럭 다이어그램.
도 3은 퍼어치 기능을 갖는 CDMA 수신기의 송수신부의 구성을 도시한 블럭 다이어그램.
도 4는 퍼어치 채널의 데이타 구조를 도시하는 데이타 포맷도.
도 5는 도 2에 도시된 퍼어치 서치부의 구성을 나타낸 블럭 다이어그램
도 6은 도 5에 도시된 매치 필터의 구성을 나타낸 블럭 다이어그램.
도 7은 매치 필터로부터 출력된 상관 결과의 각 포인트에 있어서의 전력값을 나타낸 그래프.
도 8은 본 발명의 제1 실시예에 따른 슬롯 타이밍 검출 회로의 구성을 나타낸 블럭 다이어그램.
도 9는 매치 필터로부터 출력된 상관 결과의 각 포인트에 있어서의 전력값을 나타낸 그래프.
도 10은 도 8에 도시한 슬롯 타이밍 검출 회로의 동작을 설명하기 위한 플로우 차트.
도 11a 내지 11c 각각은 도 8에 도시한 슬롯 타이밍 검출 회로의 동작을 설명하기 위한 전력값의 변화를 나타낸 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기억부
7 : 평균 계산부
8 : A/D 컨버터
9 : 상관 검출부
11 : 전력 계산부
12 : 상위 N 값 검출부
13 : 베이스 값 계산부
다음에 본 발명의 양호한 실시예에 대해 첨부한 도면을 참조하여 상세히 설명한다.
도 8은 본 발명의 제1 실시예에 따른 슬롯 타이밍 검출 회로(3)의 구성을 나타낸 블럭 다이어그램이다. 도 8과 도 5의 동일 참조 부호는 동일 구성 요소를 나타낸다.
본 실시예의 슬롯 타이밍 검출 회로(3)는, 도 9의 슬롯 타이밍 검출 회로(28)의 평균 계산부(57) 및 기억부(51) 대신에, 평균 계산부(7) 및 기억부(1)를 이용하고, 전력 계산부(11)와 평균 계산부(7) 사이에 상위 N값 검출부(12)와 베이스 값 계산부(13)를 부가적으로 포함한다.
상위 N값 검출부(12)는, 변환시 전력 계산부(11)에 의해 얻어지는 각 포인트마다의 전력값 중, N개의 데이타를 전력값이 감소하는 순으로 기억하고, N번째 데이타를 임계값으로 설정한다. 상위 N값 검출부(12)는 1슬롯 구간이 종료하면, N개의 데이타를 그 포인트의 정보와 함께 평균 계산 처리부(7)로 출력하고, 임계값을 베이스 값 계산부(13)로 출력한다.
베이스 값 계산부(13)는 상위 N값 검출부(12)에 의해 얻어진 임계값을 누적함으로써 베이스 값을 구하고, 그 베이스 값을 기억해 놓는다.
평균 계산부(7)는, 상기 N값 검출부(12)로부터 입력된 N개의 데이타와 대응하는 포인트의 정보에 대해 하기와 같은 처리를 행한다.
(1) 주어진 포인트의 데이타가 기억부(1)에 이미 기억되어 있는 경우에는, 기억되어 있는 데이타에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성한다.
(2) 주어진 포인트의 데이타가 기억부(1)에 기억되어 있지 않는 경우에는, 베이스 값에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성한다.
(3) 대응하는 데이타가 기억부(1)에 기억되어 있고, 현재 회의 처리로 새로운 데이타가 생성되지 않는 포인트의 데이타에 임계값이 가산된다.
평균 계산부(7)는 새로운 데이타를 감소하는 순서로 소트(재배열)한다. 새로운 데이타의 갯수가 선정된 수 M 이상인 경우에는, 평균 계산부(7)는 상위 M개 이외의 데이타는 폐기하고, M개의 데이타를 포인트 정보와 함께 기억부(1)에 기억시킨다.
기억부(1)는, 평균 계산 처리부(7)에 의해 계산된 32비트의 데이타와, 14비트로 나타내진 포인트 정보를 각각 대응시켜 기억해 놓는다.
다음에, 본 실시예의 동작을 도 8, 9 및 10을 참조하여 설명한다. 도 9는, 전력 계산부(11)로부터 출력된 상관 결과(44)의 각 포인트에 있어서의 전력값의 그래프이다. 도 10은 슬롯 타이밍 검출 회로(3)의 동작을 나타낸 플로우차트이다. 도 7과 같이, 도 9는 설명을 위해 실제의 데이타로부터 인위적으로 생성된 데이타를 도시하는 그래프이다.
도 9의 그래프를 참조하면, 전력값의 감소되는 순서를 ① 내지 ⑥으로 나타내고 있다. 도 9에서 N은 6이므로, ⑥으로 나타낸 상위 6번째의 데이타 값이 임계값으로 설정된다.
도 10의 플로우 차트를 이용하여 슬롯 타이밍 검출 회로(3)의 동작에 대해 설명한다.
우선, A/D 컨버터(8)는 RF/IF부(21)로부터의 데이타를 8비트 디지탈 데이타(4)로 변환한다. 상관 검출부(9)는 디지탈 데이타(4)와 쇼트 코드와의 상관값을 계산하고 계산된 값을 상관 결과(44)로서 출력한다(스텝 81). 전력 계산부(11)는 상관 결과(44)를 전력값으로 변환한다(스텝 82). 상위 N값 검출부(12)는 전력값 중 상위 N번째(도 2의 예에서는 6번째)까지의 데이타만이 유지된다(스텝 83). 상기 동작이 10240 포인트의 모든 데이타에 대해 행해지면(스텝 84), 상위 N값 검출부(12)에 있어서의 N번째 데이타는 임계값으로서 베이스 값 계산부(13)로 출력된다. 베이스 값 계산부(13)는 임계값을 누적하고 그 결과 데이타를 베이스 값으로서 기억한다(스텝 85).
다음에, 평균 계산부(7)는 상위 N값 검출부(12)에 의해 추출된 N개의 데이타의 각각에 대해, 이하와 같은 처리를 행한다.
우선, 대응하는 포인트의 데이타가 기억부(1)에 기억되어 있는지 여부가 체크된다(스텝 86). 데이타가 기억되어 있는 것으로 결정되면, 그 포인트에 기억되어 있는 값에 이번회에 얻어진 값이 가산되어 데이타(1)를 생성한다(스텝 87). 스텝 86에 있어서 기억부(1)에 데이타가 기억되어 있지 않은 것으로 결정되면, 베이스 값 계산부(13)내에 기억되어 있는 베이스 값을 현재 회에 얻어진 값에 가산하여 데이타(2)를 생성한다(스텝 88).
상위 N개의 값에 대해 이 처리가 종료하면(스텝 89), 평균 처리부(7)는 기억부(1)의 다른 하나의 포인트 값에 이번의 임계값을 가산하여 데이타(3)를 생성한다(스텝 90).
그리고, 평균 계산부(7)는 데이타(1, 2, 3)를 소트하고, 기억부(1)에 기억시킨다(스텝91). 이 경우에, 데이타(1, 2, 3)를 소트하여 얻어진 데이타의 수가 M을 초과한 경우에는 M개의 데이타만을 기억부(1)에 기억시키고, 그 이외의 데이타는 폐기한다.
선정된 슬롯 평균 횟수만큼 상기한 처리를 수행하면 모든 처리가 종료된다(스텝 92).
다음에, 슬롯 평균 계산 처리가 도 11a 내지 도 11c를 참조하여 더 상세히 설명된다. 도 11a 내지 도 11c는, 주어진 1개의 포인트에 있어서 전력값이 어떻게 가산되는 지를 도시하고 있다.
도 11a는 주어진 포인트에서 얻어지는 전력값이 크게 변화하지 않는 경우를 도시한다. 도 11b는 얻어지는 전력값이 단계적으로 감소하는 경우를 도시한다. 도 11C는 얻어지는 전력값이 단계적으로 증가하는 경우를 도시한다.
도 11a 내지 도 11c에 있어서, 사선이 그려져 있는 블럭은 임계값을 나타내고 있고, 나머지 블럭은 데이타를 나타내고 있다.
도 11a에서는, 제1 내지 제3회 데이타는 전부 상위 N번째 전력값 이내이므로 가산된다. 그러나, 제4회 데이타는 페이딩과 같은 우발적인 원인으로 인해 상위 N번째 전력값 이내에 들지 못한다. 그 때문에, 제4 데이타에 대응하는 임계값이 대신 가산된다. 제 5회 및 후속 데이타는 다시 상위 N번째 전력값 이내에 들어가므로 가산된다.
이와 같이, 우발적인 원인에 의해 주어진 포인트에서 전력값이 얻어지지 않는 경우에, 주어진 회의 데이타 대신에 임계값이 가산된다. 이것은 누적값으로서의 데이타가 대폭 낮아지는 것을 방지한다.
도 11b에서는, 제1 내지 제4회의 데이타는 전부 상위 N번째 전력값 이내에 들지만, 기지국과 이동국간 거리가 커지는 등의 이유에 의해 제N회 및 후속 데이타가 상위 N번째 전력값 이내에 들지 못한다. 이 때문에, 대응하는 임계값은 제5회 및 후속 동작에서 누적값에 가산된다. 이 포인트의 데이타에는 임계값만 가산되므로 기억부(1)에 기억되어 있는 데이타 중 데이타의 순위가 차차 낮아져간다. 데이타가 상위 M 전력값 이내에 들어 가지 않게 되면, 데이타는 폐기된다.
이와 같이, 얻어지는 전력값이 단계적으로 감소되는 포인트에서는, 단지 임계값만이 포인트의 데이타에 가산된다. 그 결과, 데이타는 상위 M번째의 데이타로부터 폐기된다.
도 11c에서는, 제1회 내지 제4회의 데이타는 상위 N번째 전력값 이내에 들어 가지 않으므로 이 포인트의 데이타는 기억되지 않는다. 제5회 데이타가 처음으로 상위 N번째 전력값 이내에 들어가므로, 평균 계산 처리부(7)는 베이스 값을 현재 회의 데이타에 가산하여 새로운 데이타를 생성하고 기억부(1)에 기억시킨다.
이와 같이 얻어지는 전력값이 단계적으로 증가하는 포인트의 데이타에 과거의 누적값으로서 베이스 값이 가산된다. 이것은 이 포인트의 데이타와 다른 포인트의 데이타와의 적절한 비교를 가능하게 한다.
본 실시예의 슬롯 타이밍 검출 회로(3)에 따르면, 기억부(1)에 유지하여야 할 데이타량은 M=20인 경우, 20×(32비트(데이타)+14비트(포인트의 정보))이다. 이 양은 종래의 메모리량(10240×32비트)의 1/356이다. 이와 같이 본 실시예의 슬롯 타이밍 검출 회로는, 슬롯 평균 계산 처리에 요하는 메모리량을 삭감할 수 있으므로 회로 사이즈를 작게 할 수 있다.
또한 본 실시예의 슬롯 타이밍 검출 회로는, 1슬롯 구간의 슬롯 평균 계산 처리에 있어서 기억부(1)에 대한 데이타의 판독 및 기록을 각각 M회 행하기만 하면 된다. 그러므로 평균 계산부가 기억부에 대한 판독 및 기록의 처리를 각각 10,240회 행하고 있는 종래 기술과 비교하면 데이타의 판독/기록에 필요한 시간을 대폭 단축할 수 있다.
그리고, 본 실시예의 슬롯 타이밍 검출 회로에서는, 기억부(1)에 필요한 기억 용량이 작으므로, 긴 판독/기록 시간이 요구되는 외부 RAM 대신에 짧은 판독/기록 시간이 요구되는 F/F 등을 이용한다. 이것은 기억부(1)에 대한 판독/기록 동작의 횟수를 대폭 감소시킬 수 있다. 이러한 상승 효과에 의해 슬롯 평균 계산 처리의 처리 시간을 대폭 단축할 수 있다.
본 실시예에서는, 상위 N값 검출부(12)에 설정될 수 있는 수 N은, 기억부(1)에 기억된 데이타의 수 M 이하인 임의의 값으로 설정할 수 있다. 전력값이 작은 포인트가 얻어지는 포인트를 가능한 한 많이 기억부(1)에 기억시키기 위해, 상위 N값 검출부(12)에 설정된 수 N은 기억부(1)에 기억된 데이타의 수 M과 동일하게 설정될 수 있다.
본 실시예에서는, 전력 계산부(11)는 4배의 오버 샘플링을 수행하여 32비트의 데이타를 얻는다. 그러나, 본 발명은 이들 값에 한정되는 것이 아니라 다른 값의 경우에도 적용할 수 있는 것이다.
또한, 본 실시예에서는, 베이스 밴드 신호를 A/D 변환함으로써 비트폭이 8비트의 디지탈 데이타(4)를 얻고 있다. 그러나, 본 발명이 8비트로 한정되는 것은 아니고, 디지탈 데이타(4)가 8비트 이외의 비트폭의 신호인 경우에도 적용될 수 있다.
상기와 같이, 본 발명에 따른 슬롯 타이밍 검출 방법 및 회로에 의해 평균 계산 처리에 필요한 기억 용량을 삭감함과 동시에, 처리 시간을 단축할 수 있다.

Claims (9)

  1. 수신된 데이타가 역확산될 때마다 상관 결과를 전력값으로서 나타내고, 복수의 슬롯 구간에서 상기 전력값의 평균을 계산하고, 상기 얻어진 평균의 데이타를 이용하여 기지국으로부터 타임 슬롯이 송신되는 타이밍으로서 슬롯 타이밍을 검출하는 슬롯 타이밍 검출 방법에 있어서,
    데이타의 순번인 포인트에서의 전력값 중, 전력값의 크기가 상위로부터 선정된 순위 N번째 이내의 전력값 데이타만을 기억하고, N번째 데이타를 임계값으로 설정하는 단계;
    각 슬롯 구간의 상기 임계값을 누적하여 베이스 값을 얻는 단계;
    상기 전력값의 데이타 중 선정된 M개의 데이타만을 포인트 정보와 대응시켜 기억하는 단계;
    상기 N개의 데이타에 대응하는 포인트에 대응하는 데이타가 상기 M개의 데이타 중에 존재하는 경우에는, 각 포인트의 데이타에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성하는 단계;
    상기 N개의 데이타에 대응하는 포인트에 대응하는 데이타가 상기 M개의 데이타 중에 존재하지 않는 경우에는, 상기 베이스 값에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성하는 단계;
    상기 M개의 데이타 중, 어느 데이타도 상기 N개의 데이타에 들지 않는 포인트에 해당하는 데이타에 상기 임계값을 가산하여 새로운 데이타를 생성하는 단계;
    새롭게 생성된 데이타의 수가 M 이상인 경우에는 상위 M개의 데이타만을 포인트 정보와 함께 기억하는 단계; 및
    선정된 슬롯 평균 횟수가 종료하면 상기 M개의 데이타를 상기 선정된 수로 나누고 그 몫을 평균치로서 출력하는 단계
    를 포함하는 슬롯 타이밍 검출 방법.
  2. 제1항에 있어서, 상기 N과 상기 M이 동일한 슬롯 타이밍 검출 방법.
  3. 수신된 데이타가 역확산될 때마다 상관 결과를 전력값으로서 나타내고, 복수의 슬롯 구간에서 상기 전력값의 평균을 계산하고, 상기 얻어진 평균의 데이타를 이용하여 기지국으로부터 타임 슬롯이 송신되는 타이밍으로서 슬롯 타이밍을 검출하는 슬롯 타이밍 검출 방법에 있어서,
    수신된 신호를 복조함으로써 얻어진 베이스 밴드 신호를 A/D 변환하여 얻어진 디지탈 데이타와 확산 코드와의 상관(correlation)을 구하고, 얻어진 상관을 칩 레이트 단위로 상관값으로서 출력하는 상관 검출부;
    상기 상관 검출부로부터 출력된 상기 상관값을 데이타의 순서인 각 포인트 단위로 전력값으로 변환하여 출력하는 전력 계산부;
    상기 전력 계산부에 의해 출력된 각 포인트에서의 전력값 중, 전력값의 크기가 상위로부터 선정된 순위 N번째 이내의 전력값의 데이타만을 기억하고, N번째 데이타를 임계값으로 설정하는 상위 N값 검출부;
    상기 상위 N값 검출부에 의해 얻어진 임계값을 누적함으로써 베이스 값을 얻는 베이스 값 계산부;
    상기 전력값의 데이타 중 선정된 M개의 데이타를 포인트 정보와 대응시켜 기억하는 기억부; 및
    상기 기억부에 기억되어 있는 M개의 데이타를 대응하는 포인트와 함께 로딩하고, 상기 N값 검출부로부터 입력된 상기 N개의 각 데이타에 대응하는 포인트에 대응하는 데이타가 상기 로드된 데이타 중에 존재하는 경우에는, 대응하는 포인트에서의 데이타에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성하고, 상기 N값 검출부로부터 입력된 N개의 각 데이타에 대응하는 포인트에 대응하는 데이타가 로드된 데이타중에 존재하지 않는 경우에는, 상기 베이스 값에 이번회에 얻어진 데이타를 가산하여 새로운 데이타를 생성하고, 상기 로드된 데이타 중 상기 상위 N값 검출부로부터 대응하는 데이타가 출력되지 않는 포인트에 대응하는 데이타에 상기 임계값을 가산하여 새로운 데이타를 생성하고, 새롭게 생성된 데이타의 수가 M 이상인 경우에는 상위 M개의 데이타만을 포인트 정보와 함께 상기 기억부에 기억시키고, 선정된 슬롯 평균 횟수가 종료하면 상기 기억부에 기억되어 있는 상기 데이타를 상기 선정된 수로 나누고 그 몫을 평균값으로서 출력하는 평균 계산부
    를 포함하는 슬롯 타이밍 검출 회로.
  4. 제3항에 있어서, 상기 상관 검출부가 매치 필터를 포함하는 슬롯 타이밍 검출 회로.
  5. 제3항에 있어서, 상기 상관 검출부가 상관기(correlator) 뱅크를 포함하는 슬롯 타이밍 검출 회로.
  6. 제3항에 있어서, 상기 N과 상기 M이 동일한 슬롯 타이밍 검출 회로.
  7. 이동국에 있어서, 제3항에 기재된 슬롯 타이밍 검출 회로를 포함하는 이동국.
  8. 이동국에 있어서, 제1항에 기재된 슬롯 타이밍 검출 방법에 의해 슬롯 타이밍을 검출하는 이동국.
  9. 이동 통신 시스템에 있어서, 제7항에 기재된 이동국과, 복수의 기지국을 포함하는 이동 통신 시스템.
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