KR19990077419A

KR19990077419A - 다이나믹백업기능을갖는위상동기루프회로

Info

Publication number: KR19990077419A
Application number: KR1019990004768A
Authority: KR
Inventors: 아울렛낸씨루쓰; 비어스그레고리에드워드
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-03-09
Filing date: 1999-02-10
Publication date: 1999-10-25
Also published as: EP0942536A1; US6111442A; KR100335861B1; JPH11330957A; JP3014382B2

Abstract

다이나믹 백업 기능을 갖는 위상 동기 루프(phase-locked loop circuit)가 개시되어 있다. 다이나믹 백업 기능을 갖는 위상 동기 루프 회로는 위상 비교기, 저역 통과 필터, 전압 제어 발진기, 및 검출 회로를 포함한다. 위상 비교기는 입력 기준 신호와 피드백 출력 신호 간의 위상차를 나타내는 전압 신호를 생성하기 위해 입력 기준 신호와, 위상 동기 루프 회로의 출력으로부터의 피드백 출력 신호를 비교한다. 전압 신호가 저역 통과 필터에 의해 필터링된 후에, 필터링된 전압 신호는 피드백 출력 신호를 생성하기 위해 전압 제어 발진기로 전송된다. 위상 동기 루프 회로가 입력 기준 신호와 동기되어 있는지 여부를 검출하는 검출 회로가 위상 비교기에 연결된다. 위상 동기 루프 회로가 입력 기준 신호와 동기되어 있지 않다는 판정에 응답하여, 검출 회로는 입력 기준 신호가 위상 비교기, 저역 통과 필터, 및 전압 제어 발진기를 바이패스(bypass)하도록 한다.

Description

다이나믹 백업 기능을 갖는 위상 동기 루프 회로{A PHASE-LOCKED LOOP CIRCUIT WITH DYNAMIC BACKUP}

본 발명은 일반적으로 신호를 합성(synthesizing)하기 위한 장치에 관한 것이며, 특히 위상 동기 루프 회로(phase-locked loop circuit)에 관한 것이다. 보다 구체적으로는, 본 발명은 다이나믹 백업 기능(dynamic backup)을 갖는 위상 동기 루프 회로에 관한 것이다.

위상 동기 루프("PLL") 회로는 출력 신호의 위상 및 주파수를 기준 신호와 동기(locking)시키기 위해 사용되는 전자 회로이다. 일반적으로, PLL 회로는 외부 클럭 신호에 동기된 클럭 신호를 생성하기 위한 다양한 데이타 통신 장치 및 전기 통신 장치 내에서 발견된다. 최근에, PLL 회로는 수정 또는 다른 PLL 회로에 의해 생성된 기준 클럭 신호와 위상 정렬(phase-aligned)된 국부 클럭 신호를 생성하기 위한 목적으로 데이타 처리 시스템 및 마이크로프로세서에 흔히 채용되고 있다. 데이타 처리 시스템 내에 PLL 회로를 사용하는 일반적인 이유는 PLL 회로가 전형적으로 기준 클럭 신호보다 높은 클럭 주파수를 갖는 매우 안정된 국부 클럭 신호를 합성할 수 있기 때문이다.

종래의 PLL 회로는 위상 비교기 (또는 위상 검출기), 저역 통과 필터, 및 전압 제어 발진기(VCO)를 포함한다. 일반적으로, 위상 비교기는 기준 신호와 VCO 출력 신호 간의 위상차를 나타내는 에러 신호를 생성하기 위해 입력 기준 신호와 VCO로부터의 출력 신호를 비교한다. 이어서, 에러 신호는 필터링되고 기준 신호의 위상 및 주파수를 트래킹(tracking)하는 출력 신호를 생성하기 위해 VCO의 제어 입력에 인가된다.

전형적으로, PLL 회로의 저역 통과 필터 및 VCO 양자 모두는 아날로그 소자를 포함하고 있으며, 이러한 아날로그 소자로 인해, PLL 회로는 불리하게 환경적인 영향에 민감하게 된다. 게다가, PLL 회로의 성능에 영향을 주는 다른 원인들, 예를 들어, 잡음이 포함되거나 손실된 입력 기준 신호, 잡음이 포함되거나 손실된 출력 신호, 또는 PLL 회로에 의해 픽업(pick up)된 외부적인 잡음 등이 또한 존재한다. 흔히, 상기 요인들 중 어느 하나 또는 여러 요인들로 인해 PLL 회로 출력 신호가 입력 기준 신호와의 동기를 놓치게 될 수 있다. 일정한 레벨의 신뢰도를 요하는 데이타 전송 시스템 또는 데이타 처리 시스템을 위해서는, 출력 신호 클럭은 PLL 회로가 동기를 놓친 경우에도 여전히 이용 가능해야 하는 것이 바람직하다. 이러한 이유로 인해, PLL 회로가 동기를 놓친 경우에도 연관된 데이타 전송 시스템 또는 데이타 처리 시스템이 여전히 적절하게 기능할 수 있도록 다이나믹 백업 기능을 갖는 PLL 회로를 제공하는 것이 바람직하다.

그러므로, 전술한 관점에서, 본 발명의 목적은 신호들을 합성시키기 위한 향상된 장치를 제공하는 것이다.

본 발명의 다른 목적은 향상된 위상 동기 루프 회로를 제공하는 것이다.

본 발명의 또다른 목적은 다이나믹 백업 기능을 갖는 위상 동기 루프 회로를 제공하는 것이다.

본 발명의 양호한 실시예에 따르면, 다이나믹 백업 기능을 갖는 위상 동기 루프 회로는 위상 비교기, 저역 통과 필터, 전압 제어 발진기, 및 검출 회로를 포함한다. 위상 비교기는 입력 기준 신호와, 입력 기준 신호 및 피드백 출력 신호 간의 위상차를 나타내는 전압 신호를 생성하기 위한 위상 동기 루프 회로의 출력으로부터의 피드백 출력 신호를 비교한다. 전압 신호가 저역 통과 필터에 의해 필터링된 후에, 필터링된 전압 신호는 출력 신호를 생성하기 위한 전압 제어 발진기로 전송된다. 위상 동기 루프 회로가 입력 기준 신호와 동기되었는지 여부를 검출하는 검출 회로가 위상 비교기에 연결된다. 위상 동기 루프 회로가 입력 기준 신호와 동기되지 않았다는 판별에 응답하여, 검출 회로는 입력 기준 신호가 위상 비교기, 저역 통과 필터, 및 전압 제어 발진기를 바이패스(bypass)하도록 한다. 본 발명의 모든 목적, 특징, 및 장점은 다음의 상세한 설명으로부터 자명해질 것이다.

도 1은 종래의 위상 동기 루프 회로의 블럭도.

도 2는 본 발명의 양호한 실시예에 따른 위상 동기 루프 회로의 블럭도.

도 3은 본 발명의 양호한 실시예에 따른, 도 2의 검출 회로의 블럭도.

도 4는 본 발명의 양호한 실시예에 따른 보호 회로(safeguard circuit)의 블럭도.

도 5는 본 발명의 양호한 실시예에 따른 다이나믹 백업 기능을 갖는 PLL 회로의 예시도.

<도면의 주요 부분에 대한 부호의 설명>

21 : 위상 비교기

22 : 필터

25 : 검출 회로

26 : 주파수 조정 회로

27 : 주파수 조정 회로

28 : 멀티플렉서

본 발명과, 그 양호한 사용 방식, 목적, 및 장점은 첨부된 도면과 함께 다음의 실시예에 대한 상세한 설명을 참조함으로써 잘 이해될 것이다.

도 1을 참조하면, 종래의 위상 동기 루프(PLL) 회로의 블럭도가 도시되어 있다. 도시된 바와 같이, PLL 회로(10)는 위상 비교기(11), 저역 통과 필터(12), 전압 제어 발진기(VCO)(13), 순방향 분주기(forward divider)(14), 및 피드백 분주기 (15)를 포함한다. 위상 비교기(11)는 입력 기준 신호(X)의 위상과 피드백 신호(Z)의 위상을 비교하여 기준 신호(X)와 피드백 신호(Z) 간의 위상차를 나타내는 전압 신호를 생성한다. 다음에, 위상 비교기(11)로부터 출력된 전압 신호는 저역 통과 필터(12)를 통해 VCO(13)로 전송된다. 다음에, VCO(13)에 의해 생성된 출력 신호 상에서 순방향 분주기(14)를 사용하여 주파수 분할이 수행된다. 순방향 분주기 (14)는 VCO(13)로부터 수신된 출력 신호를 소정의 값으로 분할한다. 그 후에, 순방향 분주기(14)의 출력 신호(Y)는 피드백 분주기(15)를 통해 피드백 신호(Z)로서 위상 비교기(11)에 재전송된다.

출력 신호(Y)는 기준 신호(X) 및 피드백 신호(Z)를 기초로 하여 생성된다. 때때로, 입력 기준 신호(X) 및 피드백 신호(Z)는 동기를 놓칠 수 있다. 만일 출력 신호(Y)가 저하되면, PLL 회로(10)가 연결된 시스템은 적절하게 기능하지 않을 것이다. 그러므로, 본 발명의 개념은, PLL 회로(10)가 동작 동안에 기준 신호(X)와의 동기를 놓치는 경우 등의 어떠한 요인으로 인해 기준 신호(X)에 동기될 수 없는 경우, 검출 회로가 이러한 상태를 검출하여 PLL 회로(10)가 이용되고 있는 시스템에 출력 신호(Y)를 공급하기 위해 다른 경로를 제공하는 것이다.

도 2를 참조하면, 본 발명의 양호한 실시예에 따른 PLL 회로의 블럭도가 도시되어 있다. 도 1에 도시된 종래의 PLL 회로와 유사하게, PLL 회로(20)는 위상 비교기(21), 저역 통과 필터(22), VCO(23), 순방향 분주기(24), 및 피드백 분주기(23)를 포함한다. 게다가, PLL 회로(20)는 또한 검출 회로(25), 위상 조정 회로(26), 및 주파수 조정 회로(27)를 포함한다.

동작 동안에, 위상 비교기(21)는 입력 기준 신호(X)의 위상과 피드백 신호(Z)의 위상을 비교하여 기준 신호(X)와 피드백 신호(Z) 간의 위상차를 나타내는 전압 신호를 생성한다. 다음에, 위상 비교기(21)에 의해 생성된 전압 신호 출력은 저역 통과 필터(22)를 통해 VCO(23)로 전송된다. 다음에, VCO(23)에 의해 생성된 출력 신호는 멀티플렉서(28)를 통해 순방향 분주기(24)로 전달된다. VCO(23)와 위상 조정 회로(26) 사이에 접속된 멀티플렉서(28)는 검출 회로(25)에 의해 제어된다. 순방향 분주기(24)는 멀티플렉서(28)로부터의 출력을 소정의 값으로 분할한다. 다음에, 순방향 분주기(24)에 의해 생성된 출력 신호(Y)는 피드백 분주기(29)를 통해 피드백 신호(Z)로서 위상 비교기(21)에 재전송된다.

도 3을 참조하면, 본 발명의 양호한 실시예에 따른, 도 2의 검출 회로(25)의 블럭도가 도시되어 있다. 검출 회로(25)는 리셋 회로(31), 카운터 (32), 에러 검출 제어기(33), 및 동기 회로(34)를 포함한다. 리셋 회로(31)는 위상 비교기(21)(도 2로부터)에 의해 생성된 LOCK 신호를 감시하여 PLL 회로가 기준 신호(X)와 동기되어 있는지 여부를 판정한다. 카운터(32)는 에러 검출 제어기(33)가 PLL 회로의 파워업 단계(power-up stage) 동안에 트리거되지 않도록 한다. 따라서, 카운터 (32)를 위한 카운트는 PLL 회로의 파워업 단계 동안에 적어도 최대 고정 시간(maximum lock-in time) 이상의 시간 지연을 제공하도록 선택된다.

에러 검출 제어기(33)는 PLL 회로가 파워업 후에 기준 신호(X)와 동기(lock-in)되었는지와, PLL 회로가 PLL 회로의 전체 동작 동안에 동기를 놓쳤는지를 판정한다. 만일 PLL 회로가 기준 신호(X)와 동기되어 있지 않은 것으로 에러 검출 제어기(33)가 판정한다면, 선택 신호는 기준 신호(X)가 PLL 회로를 완전히 바이패스하도록 출력(36)을 통해 멀티플렉서(28)(도 2)로 전송된다. 도 2를 참조하면, 검출 회로(25)의 제어 하의 멀티플렉서(28)는 기준 신호(X)가 위상 비교기(21), 저역 통과 필터(22), 및 VCO(23)를 바이패스하도록 할 수 있다. 그 결과, PLL 회로가 기준 신호(X)와 동기되어 있지 않다는 판정에 응답하여, 기준 신호(X)는 출력신호(Y)를 생성하기 위해 순방향 분주기(24)로 직접 경로가 정해질 수 있다. 이러한 "무조건의" 출력 신호(Y)는 장기간 시스템 동작을 지속하기에 충분한 "클린 (clean)"은 아니지만, 시스템 설계자가 원하는 대로, "무조건의" 출력 신호(Y)로부터 도움을 받아, 적어도 시스템 파워 다운 시퀀스(system power-down sequence)가 이 때에 개시될 수 있다. 전형적으로 모든 현재의 기계 상태의 보존을 포함하는 시스템 파워 다운 시퀀스는 아마도 후에 동기를 벗어난 상황을 야기한 문제점을 진단하는데 도움이 될 것이다.

동기의 상실은 비동기 이벤트이므로 잘못된 펄스가 멀티플렉서(28)에 생성되고 순방향 분주기(24)에 의해 수신되지 않도록 전형적으로 동기의 몇몇 형태가 표준 경로 [즉, 위상 비교기(21), 저역 통과 필터(22), 및 VCO(23)]로부터 다른 경로 [즉, 위상 조정 회로(26)]로의 상술한 전환 동안에 요구된다. 그러므로, 멀티플렉서(28)에 대해 선택된 신호의 생성을 지원하기 위한 검출 회로(25) 내에서는 동기의 몇몇 형태가 바람직하다. 도 3에 도시된 바와 같이, 동기는 동기 회로(34) 및 NOR 게이트(35)에 의해 이루어진다. NOR 게이트(35)는 동기 회로(34)로부터의 PLL_ERROR 신호와 PLL 회로로부터의 *PLL_ENABLE 신호를 조합하여 선택 신호를 멀티플렉서(28)로 제공한다. 동기 회로(34)는 양호하게는 기준 신호(X)를 클럭 입력으로서 갖는 D 플립-플롭이다. 다음에, 선택 신호는 출력(36)을 통해 도 2의 멀티플렉서(28)로 전송된다.

위상 조정 회로(26)는 표준 경로부터 다른 경로로의 입력 기준 신호(X)의 경로 전환 동안에 발생할 수 있는 임의의 위상 편이(phase shift)를 최적화한다. 본 발명의 양호한 실시예로서, 위상 조정 회로(26)는 표준 경로와 연관된 지연을 보상하기 위해 지연 등화 회로(delay equalizer circuit)를 포함할 수 있다. 위상 조정 회로(26)의 목적은 "무조건의" (바이패스) 출력 신호(Y)의 위상을 "본래의 (original)" 출력 신호(Y)와 정렬하는 것이다. 이미 언급한 바와 같이, "본래의" 출력 신호(Y)는 전형적으로 입력 기준 신호(X)와 동상(in-phase)이지만, 바이패스 모드 동안에, 위상 조정 회로(26)는 입력 기준 신호(X)로부터 "무조건의" 출력 신호(Y)로 1 (또는 정수) 클럭 싸이클 만큼의 지연을 이루도록 설정된다. (주: 바이패스 경로 지연은 위상 조정 회로(26) 지연, 멀티플렉서(28) 지연, 순방향 분주기(24) 지연, 및 배선 지연)

출력 스큐(output skew)를 허용할 수 있는 좁은 범위(tight range)를 갖는 입력 기준 신호(X) 및/또는 시스템에 대한 가장 간단한 경우에, 위상 조정 회로(26)는 지연을 위해 인버터의 여분의 쌍들을 추가함으로써 구현될 수 있는 일정한 지연일 수 있다. 보다 향상된 융통성을 위해, 지연 소자는 태핑된 지연선(tapped delay line) 또는 아날로그 지연선과 같이 프로그램 가능할 수 있다. 지연 동기 루프(DLL) 회로 또는 다른 PLL 회로와 같은 자기 조정 지연(self-adjusting delay)을 사용하여 보다 정교한 구현이 이루어질 수 있다. 예를 들어, 위상 조정 회로(26)는 입력 클럭 주파수(상기 예의 제한)에 따라 유도된 가변 지연을 갖는 방식을 제공하는 다른 PLL 회로-PLL 회로일 수 있다. 만일 도 2의 위상 조정 회로(26)가 멀티플렉서(28) 및 순방향 분주기(24)를 통한 지연과 동일한 피드백 지연을 갖는 PLL 회로라면, 바이패스 클럭은 입력 기준 신호(X)의 넓은 주파수 범위에 걸쳐 "본래의" 출력 신호(Y) 만큼 "클린"할 것이며 동상(in-phase)일 것이다.

표준 경로와 다른 경로 간에 클럭 주파수의 차이가 존재할 수 있기 때문에, 주파수 조정 논리(27)는 다른 경로에 의해 생성된 신호의 주파수를 표준 경로에 의해 생성된 신호의 주파수로 정합시키기 위해 채용된다. 예를 들어, 만일 기준 신호(X)가 100 MHz이고 피드백 분주기(29)의 분할율(divide ratio)이 /1로 설정된다면, 표준 동작 조건 하에서, 출력 신호(Y)는 100 MHz의 주파수를 가질 것이다. 순방향 분주기(24)는 전형적으로 VCO(23)가 보다 안정되고 지터(jitter)를 덜 발생시키도록 VOC(23)를 고속으로 유지시키기 위해 몇몇의 분할율로 존재한다. 본 예에서는, 순방향 분주기(24)의 분할율은 /4로 가정한다. 만일 PLL 회로가 동기를 놓치고 다른 경로 [즉, 위상 조정 회로(26)]가 사용된다면, 출력 신호(Y)는 출력 신호(Y)위해 의도된 주파수보다 더 느린 25 MHz가 될 것이다. 그러므로, 순방향 분주기(24)의 분할율은 다른 경로가 사용될 경우 /1로 변경되어야 한다. 제1 및 제2 분할율은 프로그래밍 가능한 모드 비트를 통해 선택될 수 있고 이 모드 비트는 주파수 조정 회로(27)에 의해 제어될 수 있다. 이와 같이, 순방향 분주기(24)의 분할율은 다른 경로가 이용될 경우 출력 신호(Y)를 동일한 주파수로 유지시키기 위해 /4로부터 /1로 변경된다. 본 기술 분야에 숙련된 자라면 제1 및 제2 분할율이 PLL 회로(20)에 연결된 시스템의 요구도에 따라 변경될 수 있다는 것을 이해할 것이다.

또한, 선택적인 보호 회로(safeguard circuit)가 본 발명의 양호한 실시예에 따라 PLL 회로(10)에 추가될 수 있다. 이러한 보호 회로는 PLL 회로(10)가 폭주 상태(runaway state)에 들어가는 가능성 있는 과열(overheating)로부터 PLL 회로(10)에 연결된 시스템을진단하고 보호한다. 시스템 내의 모든 내부 구동기들을 폭주 상태 동안에 매우 높은 주파수로 전환시키는 대신에, 보호 회로는 내부 구동기들을 공지된 DC 상태로 설정한다. 한 가지 가능한 구현은 내부 구동기들을 3 상태(tri-state)로 하는 것이다.

도 4를 참조하면, 본 발명의 양호한 실시예에 따른 보호 회로의 블럭도가 도시되어 있다. 보호 회로(40)는 폭주 검출 회로(41), 2 입력 NOR 게이트(42), 및 3 상태 버퍼(43)를 포함한다. NOR 게이트(42)를 위한 입력은 폭주 검출 회로(41)로부터의 출력과 *OUTPUT ENABLE 신호를 포함할 수 있다. 폭주 검출 회로(41)는 기준 신호(X)가 최대 허용 입력 주파수 임계값을 초과하였는지 여부를 검출하는 주파수 카운터를 포함한다. 게다가, 폭주 검출 회로(41)는 주파수 카운터를 위한 간격을 정의하는 자기 타이밍 소자(self-timed element)를 또한 포함한다. 표준 동작 동안에, 출력 신호(Y)는 3 상태 버퍼(43)를 통해 통과하도록 된다. 그러나, 만일 폭주 검출 회로(41)에 의해 폭주 상황이 검출된다면, 3 상태 버퍼(43)는 출력 신호(Y)가 시스템으로 통과되지 않도록 하이 임피던스 상태로 될 것이다.

도 5를 참조하면, 본 발명의 양호한 실시예에 따른 PLL 회로(10)의 구현이 도시되어 있다. 본 예에서, 프로세서(50) 내에 삽입된 PLL 회로(10)는 외부 클럭 신호(51)의 수신에 응답하여 내부 클럭 신호(52)를 제공하는데 사용된다. 외부 클럭 신호(51)는 수정 또는 다른 PLL 회로에 의해 공급될 수 있다. 다음에, 내부 클럭 신호(52)는 프로세서(50)를 통해 여러 논리 회로들(53a - 53n)로 팬아웃(fan out)된다.

상술한 바와 같이, 본 발명은 다이나믹 백업 기능을 갖는 PLL 회로를 제공한다. 본 발명에 따르면, PLL 회로가 입력 기준 신호와의 동기를 놓친 경우에도 PLL 회로에 연결된 시스템이 통상적인 또는 저하된 성능으로 기능을 계속하도록 하기 위해 입력 기준 신호가 출력 신호를 생성하는데 사용된다. 대체 출력 신호의 발생은 시스템이 셧다운(shut-down)되기 이전에 현재의 기계 상태를 저장하도록 할 수 있다. 또한, PLL 회로가 파손(break down)되어 폭주 상태로 진입한 경우 시스템을 심한 손상으로부터 보호할 수 있는 보호 회로가 개시되어 있다.

본 발명이 양호한 실시예를 참조로 하여 설명되었지만, 본 기술 분야에 숙련된 자라면, 본 발명의 본질 및 범위로부터 벗어나지 않으면서 형태 및 세부 사항의 다양한 변경이 이루어질 수 있다는 것을 이해할 것이다.

본 발명에 따르면, PLL 회로가 동기를 놓친 경우에도 연관된 데이타 전송 시스템 또는 데이타 처리 시스템이 여전히 적절하게 기능할 수 있도록 다이나믹 백업 기능을 갖는 향상된 PLL 회로가 제공된다.

Claims

다이나믹 백업 기능(dynamic backup)을 갖는 위상 동기 루프 회로(phase-locked loop circuit)에 있어서,

입력 기준 신호와 피드백 출력 신호를 비교하여 상기 입력 기준 신호와 상기 피드백 신호 간의 위상차를 나타내는 전압 신호를 생성하기 위한 위상 비교기와,

상기 위상 비교기에 연결되며, 상기 전압 신호를 필터링하기 위한 저역 통과 필터와,

상기 저역 통과 필터에 연결되며, 상기 필터링된 신호로부터 출력 신호를 생성하기 위한 전압 제어 발진기와,

상기 위상 비교기에 연결되며, 상기 위상 동기 루프 회로가 상기 기준 신호와 동기되어 있는지 여부를 검출하기 위한 검출 회로

를 포함하며,

상기 검출 회로는 상기 위상 동기 루프 회로가 상기 입력 기준 신호와 동기되어 있지 않다는 검출에 응답하여 상기 입력 기준 신호가 상기 위상 비교기, 상기 저역 통과 필터, 및 상기 전압 제어 발진기를 바이패스(bypass)하도록 하는 위상 동기 루프 회로.
제1항에 있어서, 상기 검출 회로는 상기 위상 동기 루프 회로가 상기 기준 신호와 동기되어 있는지 여부를 검출하기 위한 리셋 회로와, 상기 입력 기준 신호가 상기 위상 비교기, 상기 저역 통과 필터, 및 상기 전압 제어 발진기를 바이패스하도록 하는 선택 신호를 전송하기 위한 동기 회로를 포함하는 위상 동기 루프 회로.
제2항에 있어서, 상기 위상 동기 루프 회로는 상기 바이패스의 개시 동안에 임의의 위상 편이(phase shifting)를 제거하기 위한 위상 조정 회로(phase-adjusting circuit)를 더 포함하는 위상 동기 루프 회로.
제3항에 있어서, 상기 위상 동기 루프 회로는 상기 전압 제어 발진기와 상기 위상 조정 회로 사이에 접속된 멀티플렉서를 더 포함하며, 상기 멀티플렉서는 상기 선택 신호에 의해 제어되는 위상 동기 루프 회로.
제2항에 있어서, 상기 위상 동기 루프 회로는 상기 바이패스 동안에 임의의 주파수 편이를 제거하기 위한 주파수 조정 회로를 더 포함하는 위상 동기 루프 회로.
제5항에 있어서, 상기 주파수 조정 회로는 다수의 분할율(multiple divide ratios)을 갖는 분압기(voltage divider)에 더 연결되는 위상 동기 루프 회로.
다이나믹 백업 기능을 갖는 위상 동기 루프 회로에 있어서,

입력 기준 신호와 피드백 출력 신호를 비교하여 상기 입력 기준 신호와 상기 피드백 출력 신호 간의 위상차를 나타내는 전압 신호를 생성하기 위한 위상 비교기와,

상기 위상 비교기에 연결되며, 상기 전압 신호를 필터링하기 위한 저역 통과 필터와,

상기 저역 통과 필터에 연결되며, 상기 위상 비교기에 의해 생성된 LOCK 신호를 기초로 하여 상기 위상 동기 루프 회로가 상기 기준 신호와 동기되어 있는지 여부를 검출하기 위한 검출 회로와,

상기 전압 제어 발진기에 연결되며, 상기 입력 기준 신호와 상기 전압 제어 발진기로부터의 출력 신호 사이에서 멀티플렉싱하기 위한 멀티플렉서

를 포함하며,

상기 멀티플렉서는 상기 위상 동기 루프 회로가 상기 입력 기준 신호와 동기되어 있지 않다는 검출에 응답하여 상기 전압 제어 발진기로부터의 상기 출력 신호 대신에 상기 입력 기준 신호가 통과되도록 상기 검출 회로에 의해 제어되는 위상 동기 루프 회로.
제7항에 있어서, 상기 위상 동기 루프 회로는 상기 바이패스의 개시 동안에 임의의 위상 편이를 제거하기 위한 위상 조정 회로를 더 포함하는 위상 동기 루프 회로.
제7항에 있어서, 상기 위상 동기 루프 회로는 상기 바이패스 동안에 임의의 주파수 편이를 제거하기 위한 주파수 조정 회로를 더 포함하는 위상 동기 루프 회로.
제9항에 있어서, 상기 주파수 조정 회로는 다수의 분할율을 갖는 분압기에 더 연결되는 위상 동기 루프 회로.
제7항에 있어서, 상기 위상 동기 루프 회로는 만일 상기 위상 동기 루프 회로가 파손(break down)되어 폭주 상태(runaway state) 상태로 진입하는 경우 시스템 손상을 방지하기 위한 보호 회로(safeguard circuit)를 더 포함하는 위상 동기 루프 회로.
클럭 입력으로서 위상 동기 루프 회로를 갖는 프로세서에 있어서,

복수의 논리 회로와,

상기 복수의 논리 회로에 연결된 위상 동기 루프 회로

를 포함하며,

상기 위상 동기 루프 회로는,

입력 기준 신호와 피드백 출력 신호를 비교하여 상기 입력 기준 신호와 상기 피드백 신호 간의 위상차를 나타내는 전압 신호를 생성하기 위한 위상 비교기와,

상기 위상 비교기에 연결되며, 상기 전압 신호를 필터링하기 위한 저역 통과 필터와,

상기 저역 통과 필터에 연결되며, 상기 필터링된 신호로부터 출력 신호를 생성하기 위한 전압 제어 발진기와,

상기 위상 비교기에 연결되며, 상기 위상 동기 루프 회로가 상기 기준 신호와 동기되어 있는지 여부를 검출하기 위한 검출 회로

를 포함하며,

상기 검출 회로는 상기 위상 동기 루프 회로가 상기 입력 기준 신호와 동기되어 있지 않다는 검출에 응답하여 상기 입력 기준 신호가 상기 위상 비교기, 상기 저역 통과 필터, 및 상기 전압 제어 발진기를 바이패스하도록 하는 클럭 입력으로서 위상 동기 루프 회로를 갖는 프로세서.
제12항에 있어서, 상기 검출 회로는 상기 위상 동기 회로가 상기 기준 신호와 동기되어 있는지 여부를 검출하기 위한 리셋 회로와, 상기 입력 기준 신호가 상기 위상 비교기, 상기 저역 통과 필터, 및 상기 전압 제어 발진기를 바이패스하도록 선택 신호를 전송하기 위한 동기 회로를 포함하는 클럭 입력으로서 위상 동기 루프 회로를 갖는 프로세서.
제13항에 있어서, 상기 위상 동기 루프 회로는 상기 바이패스의 개시 동안에 임의의 위상 편이를 제거하기 위한 위상 조정 회로를 더 포함하는 클럭 입력으로서 위상 동기 루프 회로를 갖는 프로세서.
제14항에 있어서, 상기 위상 동기 루프 회로는 상기 전압 제어 발진기와 상기 위상 조정 회로 사이에 접속된 멀티플렉서를 더 포함하며, 상기 멀티플렉서는 상기 선택 신호에 의해 제어되는 클럭 입력으로서 위상 동기 루프 회로를 갖는 프로세서.
제13항에 있어서, 상기 위상 동기 루프 회로는 상기 바이패스 동안에 임의의 주파수 편이를 제거하기 위한 주파수 조정 회로를 더 포함하는 클럭 입력으로서 위상 동기 루프 회로를 갖는 프로세서.
제16항에 있어서, 상기 주파수 조정 회로는 다수의 분할율을 갖는 분압기에 더 연결되는 클럭 입력으로서 위상 동기 루프 회로를 갖는 프로세서.