KR19990076609A - 전송시스템,전송방법,수신방법,전송기및수신기 - Google Patents

Abstract

전송 시스템에서 전송기(2)는 헤더와 페이로드부를 갖는 프레임을 어셈블링하는 프레임 어셈블러(8)를 포함한다. 헤더(22-1)는 프레임에서 새로운 패킷의 시작을 표시하는 식별기(22-6)를 포함한다. 그러한 패킷은 패킷의 길이를 표시하는 헤더(44)를 포함한다. 식별기와 패킷의 길이로부터 유도된 패킷의 시작 위치를 사용함으로써 패킷의 형태와 길이에 관계없이 패킷의 시퀀스에서 모든 패킷의 시작을 결정할 수 있다. 이로 인해 매우 효율적인 유연성 있는 프레임 구조를 구현할 수 있다.

Description

전송 시스템, 전송 방법, 수신 방법, 전송기 및 수신기

본 발명에 따른 전송 시스템은 DAVIC 1.1 명세서, 파트 8, 리비전 3.0에 공지되어 있다.

DAVIC 명세서(디지털 오디오 비디오 협의회)에서, 디지털 인핸스드 방송 체인을 표준화하려고 한다. 이 표준에는 내용 제공자(content provider)로부터 서비스 제공자(service provider)를 통한 최종 사용자(end user)까지의 완전한 체인 (complete chain)을 포함되어 있다. DAVIC 에 포함되어 있는 관점으로는 예를 들어, 비디오, 코딩, 안전(security), 채널 코딩, 변조 및 프레임 구조가 있다.

DAVIC에서, MPEG-2 전송 스트림 멀티플렉스(MPEG-2 transport stream multiplex)를 사용하도록 제안되었는데 여기에는 187 바이트 페이로드 부분(payload part)이 제어부(control portion) 및 페이로드부(payload portion)를 포함하는 프레임을 전송한다. DAVIC에서 페이로드 부분은 ATM 셀의 시퀀스이다. 제어 부분은 패킷의 우선권(priority of packet), 에러 플래그(error flag), 및 전송 채널을 채우기 위해 상기 ATM 셀이 스터프 정보(stuff information)로서 도입되기 때문에 프레임에서 이송되는 ATM 셀의 현재 시퀀스가 수신기에서 버려져야만 한다는 것에 대한 표시(indication)와 같은 몇 가지 항목을 전송할 수 있다.

공지된 시스템의 문제는 현재의 페이로드 포맷과는 다른 포맷으로 데이터를 전송하는데는 적절하지 못하다는 것이다. 그러한 다른 포맷의 예로는 반복 속도(repetition rate)가 125 ㎲인 고정 길이 데이터 워드(fixed length data words)를 필요로 하는 STM 이나, 또는 이더넷 패킷 또는 P(인터넷 프로토콜) 패킷과 같은 가변 길이 데이터 포맷(variable length data formats)이 있다.

본 발명은 전송 매체를 통해 적어도 하나의 수신기에 결합되어 있는 전송기를 포함하며, 상기 전송기는 제어부와 페이로드부를 포함하는 프레임들을 어셈블링하는 프레임 어셈블링 수단을 포함하며, 상기 수신기는 상기 프레임들로부터 페이로드부를 추출하는 프레임 디스어셈블링 수단을 포함하는, 전송 시스템에 관한다.

본 발명은 또한 전송기, 수신기, 전송 방법 및 신호에 관한다.

도 1은 본 발명에 따른 전송 시스템 도시도.

도 2는 두 개의 MPEG 전송 스트림 시스템으로 구성되는 기본적인 프레임 구성도.

도 3은 IEEE 802.14 제안에 따른 식별기 바이트를 구비한 ATM 셀을 포함하는 패킷 도시도.

도 4는 가변 길이 셀을 포함하는 패킷 도시도.

도 5는 STM 셀을 포함하는 패킷 도시도.

도 6은 도 3, 4, 및 5 에 따른 데이터 포맷을 전송할 수 있는 프레임 구조를 위한 제어기(18)의 블록도.

* 도면의 주요 부호에 대한 간단한 설명

2 : 전송기 4 : 멀티플렉서

6, 18 : 제어기 8 : 프레임 어셈블러

10 : 유효 표시 삽입기 12 : 전송 매체

14 : 수신기

본 발명의 목적은 다양한 형태의 데이터 포맷을 전송할 수 있는 서두에서 언급한 전송 시스템을 제공하는 것이다.

그러므로 본 발명에 따른 전송 시스템은, 패킷의 길이를 적어도 구비하는 식별부(identification portion)를 패킷을 프레임으로 삽입하도록 프레임 어셈블링 수단이 배열되어 있고, 상기 어셈블링 수단은 또한 프레임에서 새로운 패킷이 시작되는 위치를 제어부로 삽입하도록 배열되어 있으며, 디스어셈블링 수단은 상기 제어부로부터 새로운 패킷의 시작 위치를 유도하도록 배열되어 있으며, 또한 상기 시작 위치로부터 연속하는 패킷의 시작 위치와 현재의 패킷의 크기를 결정하도록 배열되어 있는 것을 특징으로 한다.

프레임의 제어부에서 패킷의 시작 위치를 표시함으로써, 프레임의 시작 위치로부터 연속하는 패킷의 시작을 결정함으로써, 또한 상기 시작 위치와 이전 패킷의 길이로부터 연속하는 패킷의 시작을 결정함으로써, 프레임에 있는 모든 종류의 패킷을 전송할 수 있게 된다. 또한 상이한 프레임으로 전송되는 두 부분으로 패킷을 나눌 수 있게 되어 매우 높은 정확성을 얻을 수 있게 된다.

본 발명의 실시예는 프레임 어셈블링 수단이 또한 식별부에서 패킷 형태 표시를 도입하도록 배열되는 것을 특징으로 한다.

패킷 형태를 지정함으로써, 어떤 형태의 패킷이라도 쉽게 식별할 수 있고 그에 따라 처리될 수 있다.

본 발명의 다른 실시예에서는 프레임의 제어부가 다음의 프레임에서 새로운 패킷이 시작하는 위치를 포함하는 것을 특징으로 한다.

다음의 프레임에서 새로운 패킷이 시작하는 위치를 표시함으로써, 현재의 프레임에서 새로운 패킷이 시작하는 위치를 표시하는 대신에, 상기 위치에 관한 정보를 처리하는데 더 많은 시작을 이용할 수 있게 된다. 계속해서 프레임의 부분들을 분배해서 버퍼에 기억시킬 수 있다.

본 발명의 다른 실시예에서는 패킷의 길이가 1 바이트보다 더 큰 기본적인 데이터 단위의 정수 배인 것을 특징으로 한다.

이들 기본적인 데이터 단위를 도입함으로써 패킷의 길이는 한정된 수의 값만을 가질 수 있게 되어 패킷의 길이를 인코드하는데 필요한 비트의 수가 감소될 수 있다.

본 발명을 첨부된 도면을 참조해서 설명하기로 한다.

도 1에 따른 전송 시스템에서, 전송기(2)에 있는 멀티플렉서(4)의 제 1 입력으로 ATM 신호가 제공된다. 멀티플렉서(4)의 제 2 입력에는 STM 신호가 제공되고, 멀티플렉서(4)의 제 3 입력에는 가변 길이 셀의 시퀀스가 제공된다. 멀티플렉서(4)의 제어 입력에는 제어기(6)의 제 1 입력이 접속되어 있다. 멀티플렉서(4)의 출력은 프레임 어셈블러(8)라 칭하는 프레임 어셈블러 수단의 입력에 접속되어 있다.

출력 신호 V-ATM을 전송하는 제어기(6)의 제 2 출력 신호는 유효 표시 삽입기(10)라 칭하는 유효 표시 삽입 수단의 제 1 입력에 접속되어 있다. 출력 신호 V-STM를 전송하는 제어기(6)의 제 3 출력은 유효 표시 삽입기(10)의 제 2 입력에 접속되어 있다. 출력 신호 V-VL을 전송하는 제어기(6)의 제 4 출력은 유효 표시 삽입기(10)의 제 3 입력에 접속되어 있다.

유효 표시 삽입기(10)의 출력은 프레임 어셈블러(8)의 제 2 입력에 접속되어 있다. 프레임 어셈블러(8)의 출력은 전송기(2)의 출력에 결합되어 있다.

전송기(2)의 출력은 전송 매체(12)를 통해 수신기(14)의 입력에 결합되어 있다. 수신기(14)의 입력은 제어기(18)의 입력과, 본 문헌에서 프레임 디스어셈블러(16)라 하는 프레임 디스어셈블링 수단의 입력에 접속되어 있다. 제어기(18)의 출력은 프레임 디스어셈블러(16)의 제 2 입력에 접속되어 있다. ATM 포맷의 출력 신호는 프레임 디스어셈블러(16)의 제 1 출력에서 유용하다. STM 포맷의 출력 신호는 프레임 디스어셈블러(16)의 제 2 출력에서 유용하며, 가변 길이 패킷을 포함하는 출력 신호는 프레임 디스어셈블러(16)의 제 3 출력에서 유용하다.

도 1 에 따른 전송 시스템은 ATM 포맷과 STM 포맷으로 데이터를 전송하도록 배열된다. 또한 이더넷 패킷이나 TCP/IP 패킷과 같은 가변 길이 패킷의 전송을 지원한다. 상이한 형태의 데이터의 기본 단위는 소위 프로토콜 데이터 유닛(Protocol Data Units(PDU's))에서 정의되어 있다.

제어기(6)는 그 입력 신호들 중 어느 입력 신호가 멀티플렉서(4)의 출력으로 통과해야 하는 지를 나타내는 제어 신호를 멀티플렉서(4)에 제공한다. 제어기(6)와 멀티플렉서(4)의 조합은 소스의 선택을 빠르게 변경하도록 배열되어 있어서, ATM 셀, STM 데이터 및 가변 길이 패킷이 인터리브되는 출력 스트림의 발생을 유도할 수 있다.

제어기(6)는 유효 표시 삽입기(10)로 하여금 프레임 어셈블러(8)에 의해 구성되는 프레임에서의 유효 표시를 도입하도록 하기 위해 멀티플렉서의 입력들에서 신호들의 유효에 관한 정보를 제공한다. 유효 표시를 이용함으로써, 수신기는 페이로드 데이터를 전송하는 패킷에서 아이들 패킷(idle packets)을 구별할 수 있게 된다. DAVIC 명세서에 이미 기재되어 있는 것과는 다른 식별을 이용함으로써 다른 형태의 데이터 포맷을 식별하는 것이 가능하다.

프레임 어셈블러(8)는 멀티플렉서(4)의 출력 데이터와 유효 표시를 포함하는 프레임을 구성한다. 데이터의 프레임은 전송 매체(12)를 통해 수신기(12)로 전송된다.

수신기(14)에서, 제어기는 프레임의 시작을 결정하며, 입력 신호가 ATM 셀의 스트림을 전송하는지, 또는 입력 신호가 다른 형태의 신호를 전송하는지를 유효 표시로부터 결정한다. 이 정보는 프레임으로부터 상이한 데이터 포맷을 추출하고 수신기(14)의 대응하는 출력들에 그것들을 출력하는 디어셈블러(16)를 제어하는데 사용된다. 수신기는 한 형태의 데이터만을 수신하도록 배열되는 것이 가능하다는 것을 알 수 있다. 그러한 경우에 수신기(14)의 입력에서 상기 한 형태의 데이터가 프레임에 존재한다면 신호만이 수신된 출력에 존재하게 된다.

도 2에 따른 신호는 2 표준 MPEG 전송 멀티플렉스 패킷의 시퀀스를 포함한다. 본 발명에 따른 프레임은 2 개의 연속하는 MPEG 전송 스트림 패킷의 187 페이로드 바이트에 의해 전송된다. 이들 제 1 MPEG 전송 멀티플렉스 패킷에는 1 바이트의 동기 신호(20), 187 바이트의 페이로드(22), 및 16 바이트의 에러 제어부(24)가 포함되어 있다. 이들 제 2 MPEG 전송 멀티플렉스 패킷에는 1 바이트의 동기 신호(24), 187 바이트의 페이로드(26), 및 16 바이트의 에러 제어부(2)가 포함되어 있다. 동기 신호는 2진값 "1000111"을 갖는 고정 8비트 필드이며, 프레임 동기화를 위해 사용된다. 프레임은 사용자 데이터를 전송하기 위해 4개의 제어부 22-1(CRTL0), 26-1(CRTL1), 26-5(CRTL2), 및 22-6(CRTL3)과, 또한 슬롯이라 칭하는 다수의 기본 데이터 단위 22-2 ···· 22-5, 26-2 ···· 26-5를 포함한다. 이들 슬롯은 정수 배의 바이트를 포함한다. CRTL0 바이트 후 새로운 슬롯이 시작할 필요는 없지만 이전 프레임으로부터의 슬롯이 계속되는 것은 가능하다. 이것은 프레임의 효율성을 증가시킬 수 있는데, 왜냐하면 사용하지 않는 스페이스가 프레임에 존재하기 않기 때문이다. CRTL0 바이트는 현재의 패킷이 두 개의 MPEG 전송 스트림 패킷 시퀀스의 맨 처음이라는 것을 표시한다. CRTL0 의 값은 E1PSSSSSb이며, 여기서 E, P, 및 S 에 대한 정의는 후술된다. CRTL1 바이트는 현재의 패킷이 두 개의 패킷 시퀀스의 두 번째라는 것을 표시한다. 그 값은 E0PSSSSSb 이며, 여기서 E, P, 및 S 에 대한 정의는 후술된다.

E 비트는 비트 에러 플래그이다. "1"로 설정되면, 그것은 적어도 하나의 정확하지 않은 비트 에러가 관련 187 바이트 페이로드에 존재한다는 것을 표시한다. 이 비트는 전송층(transport layer)의 엔트리에 의해 "1"로 설정될 수도 있다. "1"로 설정되면, 이 비트는 에러의 비트 값(들)이 정정되지 않는 한 "0"으로 재 설정될 수 없다.

P 비트는 1 비트 우선권 플래그이다. "1"로 설정되면, 그것은 관련 패킷이 우선권 플래그가 "0"으로 설정된 페이로드보다 더 높은 우선권을 갖는다는 것을 표시한다.

5 비트 SSSSS 필드는 유효 표시기이다. 그 값이 이진수 "11110"이면, DAVIC 표준에 따른 ATM 셀의 유효 스트림이 페이로드 내에 있다는 것을 의미한다. 그러한 경우에 사용되는 슬롯은 없다. 제 1 MPEG 전송 스트림 패킷은 53 바이트의 ATM 셀과 27 바이트의 제 4 ATM 셀을 포함한다. 제 2 MPEG 전송 스트림 패킷은 남아 있는 26 바이트의 제 4 패킷과 다른 3 ATM 셀을 포함한다. 이 경우에 CRTL3 바이트는 존재하지 않는다.

스트링 SSSSS이 다른 값, 예를 들어 "1011"을 가진다면, 그것은 위에서 언급한 ATM 스트림과는 다른 신호가 페이로드(22, 26)내에 존재한다는 것을 의미한다. 어떤 형태의 신호가 페이로드 내에 있는지를 스트링 SSSSS으로 표시한다는 것이 가능하며, 또한 페이로드가 DAVIC ATM 스트림과는 다른 포맷을 전송한다는 것을 스트링 SSSSS 만으로 전송하는 것도 가능하다. 후자는 다른 형태의 데이터가 페이로드 내에서 인터리브 될 수 있다는 말한다. 그러한 경우에, 이 데이터는 자체의 식별 정보를 전달해야만 한다.

CRTL2 바이트는 예약되어 있다. 그것은 동작(Operation), 관리(Administration) 및, 유지(Maintenance) 정보(OAM)의 전송을 위해 정의되어 있다.

CRTL3 바이트는 제 2 MPEG 전송 패킷에서 새로운 프로토콜 데이터 단위(new Protocol Data Unit)(PDU)의 첫 번째 바이트의 위치를 표시한다. 각각의 새로운 PDU는 새로운 시간슬롯(timeslot)으로 시작한다. 이 정보를 이용함으로써, 디스어셈블러(16)는 프레임으로부터 PDU를 쉽게 추출할 수 있다.

도 3은 (아직 언급하지 않은) IEEE 802.14용 드래프트에 따른 ATM 셀의 시퀀스인 PDU의 제 1 형태를 도시한다. 이 시퀀스는 본 문헌에서 각각의 ATM 셀에 선행하는 1 바이트 식별기(40)인 식별부에 의해 ATM 셀의 표준화된 DAVIC 시퀀스와는 다르다. 식별기(40)는 아래의 표에 따라 정의된 3개의 필드를 갖는다.

필드	용도	크기
포맷 ID	PDU의 형태(설정=00)	2 비트
암호화 키	우수/기수 암호화 키 식별기	1 비트
예약	포맷 ID의 확장을 위해 예약(설정=0)	5 비트

포맷 ID 40-1 필드는 PDU의 형태를 표시한다. 이 필드는 모든 PDU's에 존재한다. ATM PDU를 위해 이들 비트는 "0"으로 설정되어 있다. 암호화 키 식별기 40-2는 안정성을 증가시키기 위해 두 세트의 암호화 키들 사이의 스위치를 표시하는데 사용된다. 식별기(40)의 최종 5 비트를 포함하는 부분 40-3은 나중의 포맷 ID's를 도입하기 위해 예약된다.

도 4는 PDU의 제 2 형태가 가변 길이 셀 PDU인 것을 도시한다. 이 형태의 셀은 4개의 필드를 갖는 식별기(44)를 포함한다. 이 필드의 의미는 다음 표에 나타나 있다.

필드	용도	크기
포맷 ID	PDU의 형태(설정=1)	1 비트
암호화 키	우수/기수 암호화 키 식별기	1 비트
시퀀스	프래그멘테이션/리어셈블리를 위한 시퀀스 식별기10 = 제 1 데이터 프래그먼트00 = VL 셀 내의 프래그먼트01 = 최종 데이터 프래그먼트11 = VL 셀의 시작과 끝이 이 프래그먼트 내 모두에 있음	2 비트
크기	동일한 프래그먼트에 따르는 슬롯의 수	4 비트

포맷 ID 필드 44-1 는 PDU의 형태를 표시하는 비트이다. 그것은 "1" 값으로 설정된다. 암호화 키 식별기(encryption key identifier) 44-2는 도 3을 참조해서 이미 언급한 바와 같은 의미이다. 시퀀스 식별기 44-3은 143 바이트보다 더 큰 가변 길이 데이터 단위를 다루기 위해 제공된 것이다. 시퀀스 식별기 44-3이 이진값 "10"을 갖는다면, 그것은 현재의 프래그먼트(fragment)가 더 큰 VL 셀로부터 제 1 프래그먼트임을 의미한다. 시퀀스 식별기 44-3이 이진값 "0"을 갖는다면, 그것은 현재의 프래그먼트가 VL 셀 내의 프래그먼트이고 적어도 하나의 프래그먼트가 뒤따르게 될 것이라는 것을 의미한다. 시퀀스 식별기 44-2가 이진값 "1"을 갖는다면, 그것은 현재의 프래그먼트가 VL 셀의 최종 세그먼트임을 의미한다. 시퀀스 식별기 44-2가 이진값 "11"을 갖는다면, 그것은 현재의 프래그먼트가 VL 셀의 유일한 세그먼트임을 의미한다. 시퀀스 필드는 다수의 VL PDU's로부터 완전한 VL 패킷을 추출하는데 사용된다. 크기 식별기 44-4는 동일한 PDU를 뒤따르는 9 바이트 슬롯의 수를 나타내는 4 비트로 구성되어 있다.

도 5는 STM 데이터를 전송하기 위한 제 3 형태의 PDU를 도시한다. STM은 고정 비트레이트 64 Kbps 접속을 지원하는데 사용되며, 종종 전화 또는 ISDN 애플리케이션을 위해 사용된다. STM PDU는 1 바이트 헤더(46), 8 바이트 STM 셀(48)을 포함한다. 계속해서 STM PDU는 정확하게 하나의 슬롯을 채운다. 헤더(46)는 아래의 표에 따른 3 개의 필드 46-1, 46-2, 46-3을 포함한다.

필드	용도	크기
포맷 ID	PDU의 형태(설정=01)	2 비트
암호화 키	우수/기수 암호화 키 식별기	1 비트
스트림 식별기	STM 스트림 식별기. NT는 이 필드의 값으로 인입하는 S_PDUs를 필터할 수 있다. 각각의 스트림은 8 콜까지의 데이터를 포함한다.	5 비트

"1"의 값을 갖는 포맷 ID 46-1은 STM PDU가 있다는 것을 표시한다. 다운스트림으로 STM을 실행하는데는 다양한 옵션이 존재한다.

STM 데이터를 전송하는 첫 번째 방법은 단일 슬롯의 크기를 갖는 PDUs를 사용하는 것이다. 다시 헤더 바이트는 셀 형태 식별기와 STM 스트림 식별기에 관한 셀 형태 정보를 포함한다. 64 kbps 접속마다 슬롯 당 단일 바이트가 할당될 것이며, 여기서 슬롯들은 서로 125 Ts 떨어지도록 계획된다. 단지 하나의 64 kbps 접속이 액티브 되는 경우에, 이것은 30 Mbps 스트림으로 125 Ts 당 7 바이트의 오버헤드를 만들게 되며 이것은 약 1.5%이다. 이 방법은 다운스트림 캐리어 당 256 동시 액티브 콜(calls)까지의 어드레싱을 지원한다.

도 5에 따른 PDU에서 사용되는 STM을 전송하는 대안적 방법이 실제의 STM 스트림을 식별하기 위해 5 비트의 스트림 식별기를 도입하는 것이며 이를 위해 STM 셀의 데이터가 필요하게 된다. 스트림 식별기의 크기 때문에 동시 액티브 콜(simultaneous active calls)의 수는 32가 된다. STM 셀은 하나의 STM 스트림으로부터 연속하는 8 바이트를 포함한다. 이것은 ATM 스트림으로부터 8 바이트의 버퍼링으로 인해 8×125 ㎲ = 1 의 부가적인 지연을 일으킨다.

도 6에 따른 제어 유닛(18)에서, 입력은 프레임 동기화기(51)의 입력, 제어 바이트 선택기(52), 및 PDU 헤더 선택기(56)에 접속되어 있다. 프레임 동기화기(51)의 출력은 프레임 바이트 카운터(50)의 리셋 입력의 입력에 접속되어 있다. 프레임에서 현재의 바이트의 수를 전송하는 프레임 바이트 카운터(50)의 출력은 논리 유닛(58)의 입력과 제어 바이트 선택기(52)의 입력에 접속되어 있다.

ATM 셀을 위를 유효 표시기 SSSSS를 전송하는 제어 바이트 선택기(52)의 제 1 출력은 논리 유닛(58)에 접속되어 있다. 리셋 신호를 전송하는 제어 바이트 선택기(52)의 제 2 출력은 PDU-바이트 카운터(54)에 접속되어 있다. 현재의 PDU에서의 현재 바이트의 수를 전송하는 PDU-바이트 카운터(54)의 출력은 논리 유닛(58)과 PDU 헤더 선택기(56)에 접속되어 있다. 현재의 PDU에서의 바이트의 수를 전송하는 PDU 헤더 선택기의 제 1 출력은 PDU-바이트 카운터(54)의 입력에 접속되어 있다. 현재의 PDU의 형태를 나타내는 신호를 전송하는 PDU 헤더 선택기(56)의 제 2 출력은 논리 유닛(58)에 접속되어 있다. 논리 유닛(58)의 출력이 제어기(18)의 출력이다.

프레임 바이트 카운터(50)는 0에서 186까지 카운트할 수 있는 카운터이다. 그것은 프레임에서의 현재의 바이트의 수를 출력한다. 프레임 동기화기(51)는 187 바이트의 각각의 프레임의 시작을 결정한다. 프레임 동기화기(51)는 각각의 프레임의 시작에서 프레임 바이트 카운터(50)로 리셋 펄스를 보내어 그것을 리셋시킨다. 이로 인해 프레임 바이트 카운터는 제어 유닛(18)의 입력에서의 프레임과 동기화된다.

제어 바이트 선택기(52)는 입력 스트림으로부터 제어 바이트 CRTL0, CRTL1, CRTL2, 및 CRTL3을 추출하도록 배열되어 있다. 제어 바이트 선택기(52)는 프레임 바이트 선택기(50)가 0 값이나 156 값을 갖는다면 그 입력에서의 바이트를 제어 바이트로서 선택하도록 배열되어 있다. 프레임 바이트 카운터의 위치 0에서 발견된 제어 바이트의 첫 번째 비트가 "1" 의 값을 갖는다면, 상기 제어 바이트는 CRTL0 바이트이다. 그 값은 저장되고 비트 SSSSS의 값이 논리 유닛(58)을 통과한다. 시퀀스 SSSSS가 "11110"이면, 프레임은 DAVIC 표준에 따라 ATM 셀의 시퀀스를 포함하고, 논리 유닛(58)은 모든 페이로드가 ATM 출력을 통과하도록 프레임 디스어셈블러(16)(도 1)에 명령을 보낸다. 시퀀스가 "11110"과 다를 때는 프레임은 PDU에 기초한 데이터를 포함한다.

프레임 바이트 카운터(50)의 위치 186에 제공된 제어 바이트는 CRTL2 또는 CRTL3 바이트가 될 수 있다. 프레임 바이트 카운터(50)의 위치 0에서 동일한 프레임의 제어 바이트가 CRTL0 바이트이었다면, 위치 186에서의 바이트는 CRTL3 바이트이다. 그렇지 않으면 위치 186 바이트에서의 바이트는 CRTL2 바이트이다.

CRTL3 바이트가 제공된 경우에는, 다음의 프레임(또는 프레임의 부분)에서 새로운 제 1 PDU가 시작하는 바이트 수를 나타내는 그 내용을 나중에 사용하기 위해 기억된다.

PDU 바이트 카운터(54)는 PDU 바이트를 카운트하기 위해 배열되어 있다. 이미 설정된 값에서 시작하는 다운 카운터로서 배열되어 있으며 0까지 내림 카운트(count down)한다.

PDU 바이트 카운터(54)는 PDU 바이트가 페이로드에 있는 경우에만 감소된다. CRTL0, CRTL1, CRTL2, 및 CRTL3 바이트가 있는 동안에는 감소되지 않는다. PDU 바이트 카운터는 프레임 바이트 카운터의 값이 이전의 CRTL3 바이트의 값과 대응하면 제어 바이트 선택기(52)에 의해 "0"으로 리셋된다. 이 리셋은 새로운 PDU의 시작을 나타낸다. PDU 헤더 선택기(56)는 PDU 바이트 카운터(54)가 "0" 값을 가질 때 입력 신호로부터 현재의 바이트를 선택한다. PDU 헤더 선택기는 헤더에 제공된 정보로부터 PDU 의 형태와 PDU의 길이를 결정한다.

PDU 헤더의 제 1 두 개의 바이트의 "0" 값에 의해 ATM 셀 PDU 가 인식될 수 있다. 그러한 ATM PDU의 길이는 54 바이트이다. 논리 유닛(58)으로 셀 형태가 통과하게 되어 디스어셈블러(16)(도 1)를 거쳐 입력 신호가 ATM 출력으로 루트 될 수 있다. 논리 유닛(58)은 PDU 카운터의 값이 변경되었을 경우 및 PDU 바이트 카운터의 값이 0이 아닌 경우에만 판독 명령(read command)을 디스어셈블러(16)로 제공하도록 배열되어 있다. 이것은 CRTL 바이트 및 PDU 헤더가 수신기의 출력들 중 하나로 통과하는 것을 방지하기 위해 행해진다. CRTL 바이트가 입력에 있으면 PDU 바이트 카운터는 진행되지 않으며, 계속해서 CRTL 바이트는 수신기의 출력으로 통과되지 않는다. PDU 헤더가 입력에 제공되면, PDU 바이트 카운터는 0의 값을 가지며, 그래서 PDU 헤더는 수신기의 출력으로 통과되지 않는다. 제 1 PDU 바이트(#PDU 바이트) 후 PDU 바이트의 수는 53이다. 이 수는 프로그래머블 PDU 바이트 카운터(54)에 로드된다. PDU 바이트 카운터는 데이터의 바이트가 입력으로부터 판독될 때마다 감소된다. PDU 바이트 카운터는 53 바이트가 입력으로부터 판독된 후 제로 값을 가지게 된다. 계속해서 PDU 헤더 선택기는 다음의 PDU의 헤더를 판독한다.

PDU 헤더에서 제 1 비트의 값 "1"에 의해 VL PDU가 인식될 수 있다. 제 1 PDU 바이트 후 PDU 바이트(#PDU)의 수는 #PDU 바이트 = 8 + L^*9에 따라 PDU 헤더의 최종 4 비트에 의해 표시되는 길이 표시기 L로부터 결정된다. PDU의 형태는 또한 논리 유닛(58)으로 통과된다.

PDU 헤더의 제 1 두 개의 바이트의 값 "1"에 의해 STM PDU가 인식될 수 있다. 그러한 PDU(헤더를 포함해서)의 길이는 9 바이트이며, 결과적으로 #PDU 바이트를 위한 8의 값이 된다. PDU의 형태와 스트림 식별기는 디스어셈블러(16)로 통과된다. 후자는 현재의 PDU에서의 바이트에 속하는 STM 스트림을 식별하는데 사용된다. 이 정보는 STM 신호들을 최종 목적지로 정확하게 루트시키는데 사용된다.

Claims (10)

1. 전송 매체를 통해 적어도 하나의 수신기에 결합되어 있는 전송기를 포함하며, 상기 전송기는 제어부와 페이로드부를 포함하는 프레임들을 어셈블링하는 프레임 어셈블링 수단을 포함하며, 상기 수신기는 상기 프레임들로부터 상기 페이로드부를 추출하는 프레임 디스어셈블링 수단을 포함하는, 전송 시스템에 있어서,

   상기 프레임 어셈블링 수단은 또한 적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷들을 프레임으로 삽입하도록 배열되어 있으며, 상기 프레임 어셈블링 수단은 또한 프레임에서 새로운 패킷이 시작하는 위치를 제어부에 삽입하도록 배열되어 있으며, 상기 프레임 디스어셈블링 수단은 상기 제어부로부터 새로운 패킷의 시작 위치를 유도하며, 상기 시작 위치로부터 연속하는 패킷들의 시작 위치와 선행하는 패킷의 크기를 결정하도록 배열되어 있는 것을 특징으로 하는 전송 시스템.
2. 제 1 항에 있어서, 상기 프레임 어셈블링 수단은 식별부에서 패킷 형태 표시를 도입하도록 배열되는 것을 특징으로 하는 전송 시스템.
3. 제 1 항 또는 2 항에 있어서, 프레임의 제어부는 다음의 프레임에서 새로운 패킷이 시작하는 위치를 포함하는 것을 특징으로 하는 전송 시스템.
4. 제 1 항 내지 3 항 중 어느 한 항에 있어서, 패킷의 길이는 1 바이트보다 큰 기본적인 데이터 단위의 정수 배인 것을 특징으로 하는 전송 시스템.
5. 전송을 통해 신호들을 전송하며, 제어부와 페이로드부를 포함하는 프레임들을 어셈블링하는 프레임 어셈블링 수단을 포함하는 전송기에 있어서,

   상기 프레임 어셈블링 수단은 적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷들을 프레임으로 삽입하도록 배열되어 있으며, 상기 프레임 어셈블링 수단은 또한 프레임에서 새로운 패킷이 시작하는 위치를 제어부에 삽입하도록 배열되는 것을 특징으로 하는 전송기.
6. 전송 매체로부터 데이터를 수신하며, 입력 신호의 프레임에서 페이로드부를 추출하는 프레임 디스어셈블링 수단을 포함하는 수신기에 있어서,

   상기 프레임 디스어셈블링 수단은 제어부로부터 새로운 패킷의 시작 위치를 유도하고, 상기 시작 위치로부터 연속하는 패킷들의 시작 위치와 현재의 패킷의 크기를 결정하도록 배열되는 것을 특징으로 하는 수신기.
7. 전송기로부터 전송 매체를 거쳐 수신기로 데이터를 전송하는 전송 방법으로서, 제어부와 페이로드부를 포함하는 프레임을 어셈블링 단계와, 상기 프레임을 전송하는 단계와, 상기 프레임으로부터 페이로드부를 추출하는 단계를 포함하는 상기 전송 방법에 있어서, 상기 전송 방법은,

   적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷을 프레임으로 삽입하는 단계를 포함하며,

   상기 전송 방법은,

   프레임에서 새로운 패킷이 시작하는 위치를 제어부로 삽입하는 단계와, 상기 제어부로부터 새로운 패킷의 시작 위치를 유도하는 단계, 및 상기 시작 위치로부터 연속하는 패킷들의 시작 위치와 현재 패킷의 크기를 결정하는 단계를 더 포함하는 것을 특징으로 하는 전송 방법.
8. 제어부와 페이로드부를 포함하는 프레임들을 어셈블링하는 단계를 포함하는 신호 전송 방법에 있어서, 상기 신호 전송 방법은,

   적어도 패킷의 길이를 포함하는 식별부를 갖는 패킷들을 프레임으로 삽입하는 단계를 포함하며,

   상기 신호 전송 방법은,

   프레임에서 새로운 패킷이 시작하는 위치를 제어부에 삽입하는 단계를 더 포함하는 것을 특징으로 하는 신호 전송 방법.
9. 입력 신호의 프레임으로부터 페이로드부를 추출하는 단계를 포함하는 데이터 수신 방법에 있어서,

   상기 제어부로부터 새로운 패킷의 시작 위치를 유도하는 단계와, 상기 시작 위치로부터 연속하는 패킷들의 시작 위치와 현재 패킷의 크기를 결정하는 단계를 포함하는 것을 특징으로 하는 데이터 수신 방법.
10. 제어부와 페이로드부를 구비하는 프레임을 포함하는 신호에 있어서,

    상기 페이로드부는 적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷들을 포함하며, 상기 제어부는 프레임에서 새로운 패킷이 시작하는 위치를 포함하는 것을 특징으로 하는 신호.