KR100480186B1 - 전송시스템,전송방법,수신방법,전송기및수신기 - Google Patents

Abstract

전송 시스템에서 전송기(2)는 헤더와 페이로드부를 갖는 프레임들을 어셈블링하는 프레임 어셈블러(8)를 포함한다. 헤더(22-1)는 프레임 내의 새로운 패킷의 시작을 표시하는 식별기(22-6)를 포함한다. 그러한 패킷들은 패킷의 길이를 표시하는 헤더(44)를 포함한다. 식별기로부터 유도된 패킷의 시작 위치와 패킷들의 길이를 사용함으로써 패킷의 유형과 길이에 관계없이 패킷들의 시퀀스 내의 모든 패킷들의 시작을 결정할 수 있다. 이로 인해 매우 효율적인 유연성 있는 프레임 구조를 구현할 수 있다.

Description

전송 시스템, 전송 방법, 수신 방법, 전송기 및 수신기

본 발명은 전송 매체를 통해 적어도 하나의 수신기에 결합되어 있는 전송기를 포함하며, 상기 전송기는 제어부와 페이로드부를 포함하는 프레임들을 어셈블링하는 프레임 어셈블링 수단을 포함하며, 상기 수신기는 상기 프레임들로부터 페이로드부를 추출하는 프레임 디스어셈블링 수단을 포함하는, 전송 시스템에 관한 것이다.

본 발명은 또한 전송기, 수신기, 전송 방법 및 신호에 관한 것이다.

본 발명에 따른 전송 시스템은 DAVIC 1.1 사양서, 파트 8, 개정판 3.0과는 구별된다.

DAVIC 사양서(디지털 오디오 비디오 심의회)에서는, 디지털 인핸스드 방송체인의 표준화를 시도하고 있다. 이들 표준들은 콘텐트 제공자(content provider)로부터 서비스 제공자(service provider)를 통한 최종 사용자(end user)까지의 완전한 체인(complete chain)을 망라한다. DAVIC가 망라하는 관점으로는 예를 들어, 비디오 코딩, 보안성(security), 채널 코딩, 변조 및 프레임 구조가 있다.

DAVIC에서는, MPEG-2 전송 스트림 멀티플렉스(MPEG-2 transport stream multiplex)를 사용하도록 제안되어 있으며, 이 멀티플렉스에서는 187 바이트 페이로드 부분(payload part)이 제어부(control portion)와 페이로드부(payload portion)를 포함하는 프레임을 전송한다. DAVIC에서는, 상기 페이로드부가 ATM 셀들의 시퀀스이다. 상기 제어부는 패킷의 우선도(priority of packet)와 에러 플래그(error flag)와 같은 몇 가지 항목들, 및 상기 ATM 셀들이 전송 채널을 채우기 위해 스터프 정보(stuff information)로서 도입되기 때문에 상기 프레임으로 운반되는 ATM 셀들의 현재 시퀀스가 수신기에서 폐기되어야 하는지를 나타내는 표시(indication)를 운반할 수 있다.

공지된 시스템의 문제는 현재의 페이로드 포맷과는 상이한 다른 포맷들의 데이터를 전송하는데는 적절하지 못하다는 것이다. 그러한 다른 포맷들의 예로는, 125 ㎲의 반복 속도(repetition rate)를 갖는 고정 길이 데이터 워드(fixed length data words)를 필요로 하는 STM 이나, 이더넷 패킷들 또는 IP(인터넷 프로토콜) 패킷들과 같은 가변 길이 데이터 포맷들(variable length data formats)이 있다.

도 1은 본 발명에 따른 전송 시스템 도시도.

도 2는 두 개의 MPEG 전송 스트림 시스템으로 구성되는 기본적인 프레임 구성도.

도 3은 IEEE 802.14 제안에 따른 식별기 바이트를 갖는 ATM 셀을 포함하는 패킷 도시도.

도 4는 가변 길이 셀을 포함하는 패킷 도시도.

도 5는 STM 셀을 포함하는 패킷 도시도.

도 6은 도 3, 4, 및 5 에 따른 데이터 포맷을 전송할 수 있는 프레임 구조를 위한 제어기(18)의 블록도.

* 도면의 주요 부호에 대한 간단한 설명

2 : 전송기 4 : 멀티플렉서

6, 18 :제어기 8 : 프레임 어셈블러

10 : 정당성 표시 삽입기 12 : 전송 매체

14 : 수신기

본 발명의 목적은 다양한 유형의 데이터 포맷들을 전송할 수 있는 서두에서 언급한 전송 시스템을 제공하는 것이다.

그러므로 본 발명에 따른 전송 시스템은, 상기 프레임 어셈블링 수단이 적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷들을 상기 프레임에 삽입하도록 배열되며, 상기 프레임 어셈블링 수단이 또한 프레임 내의 새로운 패킷의 시작 위치를 상기 제어부에 삽입하도록 배열되며, 상기 프레임 디스어셈블링 수단이 상기 제어부로부터 새로운 패킷의 시작 위치를 유도하고, 상기 시작 위치와 현재의 패킷의 크기로부터 다음의 패킷들의 시작 위치를 결정하도록 배열되는 것을 특징으로 한다.

프레임의 제어부에서 패킷의 시작 위치를 표시하고, 프레임의 시작 위치로부터 다음의 패킷들의 시작을 결정하며, 상기 시작 위치와 선행하는 패킷의 길이로부터 다음의 패킷들의 시작을 결정함으로써, 모든 종류의 패킷들을 프레임으로 전송할 수 있다. 또한 패킷을 두 부분으로 패킷을 분할하여 상이한 프레임들로 전송할 수 있으므로 매우 높은 효율성이 달성된다.

본 발명의 일실시예는 프레임 어셈블링 수단이 또한 패킷 유형 표시를 상기 식별부에 도입하도록 배열되는 것을 특징으로 한다.

패킷 유형을 지정함으로써, 소정 유형의 패킷들이 용이하게 식별할 수 있고 그에 따라 처리될 수 있다.

본 발명의 다른 실시예는 프레임의 상기 제어부가 다음 프레임 내의 새로운 패킷의 시작 위치를 포함하는 것을 특징으로 한다.

현재 프레임 내의 새로운 패킷의 시작 위치를 표시하는 대신에, 다음 프레임 내의 새로운 패킷의 시작 위치를 표시함으로써, 상기 위치에 관한 정보를 처리하는데 더 많은 시간을 이용할 수 있다. 결과적으로 프레임의 부분들을 저장하는 버퍼들이 필요 없어진다.

본 발명의 다른 실시예는 패킷의 길이가 1 바이트보다 큰 기본 데이터 유닛(elementary data unit)의 정수 배인 것을 특징으로 한다.

이들 기본 데이터 유닛들을 도입함으로써 패킷들의 길이는 한정된 수의 값만을 가질 수 있게 되어, 패킷들의 길이를 인코드하는데 필요한 비트들의 수가 감소된다.

본 발명을 첨부된 도면을 참조해서 설명한다.

도 1에 따른 전송 시스템에서, 전송기(2) 내의 멀티플렉서(4)의 제1 입력에는 ATM 신호가 인가된다. 멀티플렉서(4)의 제2 입력에는 STM 신호가 입력되고, 멀티플렉서(4)의 제3 입력에는 가변 길이 셀들의 시퀀스가 입력된다. 멀티플렉서(4)의 제어 입력에는 제어기(6)의 제1 입력이 접속된다. 멀티플렉서(4)의 출력은 프레임 어셈블러(8)라 칭하는 프레임 어셈블링 수단의 입력에 접속된다.

출력 신호 V-ATM을 운반하는, 제어기(6)의 제2 출력 신호는 정당성 표시 삽입기(validity indication inserter)(10)라 칭하는 정당성 표시 삽입 수단의 제1 입력에 접속된다. 출력 신호 V-STM를 운반하는, 제어기(6)의 제3 출력은 정당성 표시 삽입기(10)의 제2 입력에 접속된다. 출력 신호 V-VL을 운반하는, 제어기(6)의 제3 출력은 정당성 표시 삽입기(10)의 제3 입력에 접속된다.

상기 정당성 표시 삽입기(10)의 출력은 상기 프레임 어셈블러(8)의 제2 입력에 접속된다. 상기 프레임 어셈블러(8)의 출력은 전송기(2)의 출력에 결합된다.

전송기(2)의 출력은 전송 매체(12)를 통해 수신기(14)의 입력에 결합된다. 수신기(14)의 입력은 제어기(18)의 입력과, 본 문헌에서 프레임 디스어셈블러(16)인 프레임 디스어셈블링 수단의 입력에 접속된다. 제어기(18)의 출력은 프레임 디스어셈블러(16)의 제2 입력에 접속된다. 프레임 디스어셈블러(16)의 제1 출력에서는 ATM 포맷의 출력 신호가 이용가능하다. 프레임 디스어셈블러(16)의 제2 출력에서는 STM 포맷의 출력 신호가 이용가능하며, 프레임 디스어셈블러(16)의 제3 출력에서는 가변 길이 패킷을 포함하는 출력 신호가 이용가능하다.

도1 에 따른 전송 시스템은 ATM 포맷 및 STM 포맷의 데이터를 전송하도록 배열된다. 또한 이더넷 패킷들이나 TCP/IP 패킷들과 같은 가변 길이 패킷들의 전송을 지원한다. 상이한 유형들의 데이터의 기본 유닛들은 소위 프로토콜 데이터 유닛들(Protocol Data Units(PDU들))로 포장된다.

제어기(6)는 그 입력 신호들 중 어느 입력 신호를 멀티플렉서(4)의 출력으로 통과시켜야 하는 지를 나타내는 제어 신호를 멀티플렉서(4)에 제공한다. 제어기(6)와 멀티플렉서(4)의 조합은 소스의 선택을 빠르게 변경하도록 배열되어 있어서, ATM 셀들, STM 데이터 및 가변 길이 패킷들이 인터리브되는 출력 스트림의 발생 가능성을 도입한다.

제어기(6)는 멀티플렉서의 입력들에서 신호들의 정당성에 관한 정보를 제공함으로써, 정당성 표시 삽입기(10)는 프레임 어셈블러(8)에 의해 구성되는 프레임에 정당성 표시를 도입할 수 있다. 정당성 표시를 이용함으로써, 수신기는 페이로드 데이터를 운반하는 패킷들로부터 사용되지 않는 패킷들(idle packets)을 구별할 수 있다. DAVIC 사양서에 이미 규정되어 있는 것과는 다른 식별을 이용함으로써, 다른 유형들의 데이터 포맷들을 식별하는 것이 가능하다.

프레임 어셈블러(8)는 멀티플렉서(4)의 출력 데이터 및 정당성 표시를 포함하는 프레임들을 구성한다. 데이터의 프레임들은 전송 매체(12)를 통해 수신기(12)로 전송된다.

수신기(14)에서, 제어기는 프레임의 시작을 결정하며, 입력 신호가 ATM 셀의 스트림을 운반하는지, 또는 입력 신호가 다른 유형의 신호를 운반하는지를 정당성 표시로부터 결정한다. 이 정보는 상기 프레임으로부터 상이한 데이터 포맷들을 추출하고 그것들을 수신기(14)의 대응하는 출력들에 출력하는 디스어셈블러(16)를 제어하는데 사용된다. 수신기는 한 유형의 데이터만을 수신하도록 배열되는 것이 가능하다는 것을 알 수 있다. 그러한 경우에 수신기(14)의 입력에서 상기 한 유형의 데이터가 프레임에 존재한다면, 수신기의 출력에 단지 한 신호만이 존재하게 된다.

도2에 따른 신호는 2 표준 MPEG 전송 멀티플렉스 패킷들의 시퀀스를 포함한다. 본 발명에 따른 프레임은 2 개의 연속하는 MPEG 전송 스트림 패킷들의 187 페이로드 바이트들에 의해 운반된다. 이들 MPEG 전송 멀티플렉스 패킷들 중 제1 패킷은 1 바이트의 동기 신호(20), 187 바이트의 페이로드(22), 및 16 바이트의 에러 제어부(24)를 포함한다. 이들 MPEG 전송 멀티플렉스 패킷들 중 제2 패킷은 1 바이트의 동기 신호(24), 187 바이트의 페이로드(26), 및 16 바이트의 에러 제어부(2)를 포함한다. 동기 신호는 2진값 "01000111"을 갖는 고정 8비트 필드이며, 프레임 동기화를 위해 사용된다. 상기 프레임은 사용자 데이터를 전송하기 위해, 4개의 제어 바이트 22-1(CRTL0), 26-1(CRTL1), 26-5(CRTL2) 및 22-6(CRTL3)과, 또한 슬롯이라 칭하는 복수의 기본 데이터 유닛들 22-2 ‥‥ 22-5, 26-2 ‥‥ 26-5를 포함한다. 이들 슬롯들은 정수 배의 바이트들을 포함한다. CRTL0 바이트 후 새로운 슬롯이 시작할 필요는 없지만, 이전 프레임으로부터의 슬롯이 계속되는 것은 가능하다. 이것은 프레임의 효율성을 증가시킬 수 있는데, 왜냐하면 사용하지 않는 공간이 상기 프레임에 존재하기 않기 때문이다. CRTL0 바이트는 현재의 패킷이 두 개의 MPEG 전송 스트림 패킷들로 구성되는 시퀀스에서 제1 패킷이라는 것을 표시한다. CRTL0 의 값은 E1PSSSSSb이며, 여기서 E, P, 및 S 비트들은 아래에 정의된다. CRTL1 바이트는 현재의 패킷이 두 개의 패킷 시퀀스의 제2 패킷이라는 것을 표시한다. 그 값은 E0PSSSSSb 이며, 여기서 E, P, 및 S 비트들은 아래에 정의된다.

E 비트는 비트 에러 플래그이다. "1"로 설정되면, 적어도 하나의 복구할 수 없는 비트 에러가 관련 187 바이트 페이로드에 존재한다는 것을 표시한다. 이 비트는 전송층(transport layer)의 엔터티(entities)에 의해 "1"로 설정될 수도 있다. "1"로 설정되면, 이 비트는 에러의 비트 값(들)이 정정되지 않는 한 "0"으로 재 설정될 수 없다.

P 비트는 1 비트 우선도 플래그이다. "1"로 설정되면, 상기 관련 패킷이 우선도 플래그가 "0"으로 설정된 페이로드보다 높은 우선도를 갖는다는 것을 표시한다.

5 비트 SSSSS 필드는 정당성 표시기(validity indicator)이다. 그 값이 이진수 "11110"이면, 그것은 DAVIC 표준에 따른 ATM 셀들의 유효 스트림이 페이로드 내에 있다는 것을 의미한다. 그러한 경우에 사용되는 슬롯들은 없다. 제1 MPEG 전송 스트림 패킷은 53 바이트의 3개의 ATM 셀들과 27 바이트의 제4 ATM 셀들을 포함한다. 제2 MPEG 전송 스트림 패킷은 남아 있는 26 바이트의 제4 패킷과 추가의 3 ATM 셀들을 포함한다. 이 경우에 CRTL3 바이트는 존재하지 않는다.

스트링 SSSSS이 다른 값, 예를 들어 "01011"을 가진다면, 그것은 위에서 언급한 ATM 스트림과는 다른 신호가 페이로드(22, 26) 내에 존재한다는 것을 의미한다. 스트링 SSSSS를 이용해서 어떤 유형의 신호가 상기 페이로드 내에 존재하는지를 표시할 수 있지만, 스트링 SSSSS를 이용해서 상기 페이로드가 DAVIC ATM 스트림과는 다른 포맷을 운반한다는 것만을 표시하는 것도 가능하다. 후자는 다른 유형들의 데이터가 페이로드 내에서 인터리브될 가능성을 개방한다. 그러한 경우에, 이 데이터는 자체의 식별 정보를 운반해야만 한다.

CRTL2 바이트는 예약된다. 그것은 동작(Operation), 관리(Administration) 및, 유지 정보(Maintenance information)(OAM)의 운반을 위해 정의될 것이다.

CRTL3 바이트는 제2 MPEG 전송 패킷 내의 새로운 프로토콜 데이터 유닛(new Protocol Data Unit)(PDU)의 제1 바이트의 위치를 표시한다. 각각의 새로운 PDU는 새로운 시간슬롯(timeslot)으로 시작한다. 이 정보를 이용함으로써, 디스어셈블러(16)는 프레임으로부터 PDU를 용이하게 추출할 수 있다.

도 3은 (아직 공표하지 않은) IEEE 802.14 표준의 초안에 따른 ATM 셀들의 시퀀스인 PDU의 제1 유형을 도시한다. 이 시퀀스는 본 문헌에서 각각의 ATM 셀에 선행하는 1 바이트 식별기(40)인 식별부에 의해 ATM 셀들의 표준화된 DAVIC 시퀀스와는 다르다. 상기 식별기(40)는 아래의 표에 따라 정의된 3개의 필드를 갖는다.

포맷 ID 40-1 필드는 PDU의 유형을 표시한다. 이 필드는 모든 PDU들에 존재한다. ATM PDU를 위해 이들 비트들은 "00"으로 설정된다. 암호화 키 식별기 40-2는 보안성을 증가시키기 위해 암호화 키들의 2 세트들 사이의 전환을 표시하기 위해 사용된다. 식별기(40)의 최종 5 비트를 포함하는 부분 40-3은 나중의 포맷 ID들을 도입하기 위해 예약된다.

도 4는 PDU의 가변 길이 셀 PDU인 제2 유형의 PDU를 도시한다. 이 유형의 셀은 4개의 필드들을 갖는 식별기(44)를 포함한다. 이 필드의 의미는 다음 표에 나타나 있다.

포맷 ID 필드 44-1은 PDU의 유형을 표시하는 비트이다. 이 비트가 "1" 값으로 설정된다. 암호화 키 식별기(encryption key identifier) 44-2는 도 3을 참조해서 이미 언급한 바와 동일한 의미를 갖는다. 시퀀스 식별기 44-3은 143 바이트보다 큰 가변 길이 데이터 유닛들을 다루기 위해 제공된다. 시퀀스 식별기 44-3이 이진값 "10"을 갖는다면, 그것은 현재의 프래그먼트(fragment)가 더 큰 VL 셀로부터의 제1 프래그먼트임을 의미한다. 시퀀스 식별기 44-3이 이진값 "00"을 갖는다면, 그것은 현재의 프래그먼트가 VL 셀 내의 프래그먼트이고 적어도 하나의 프래그먼트가 뒤따르게 될 것이라는 것을 의미한다. 시퀀스 식별기 44-3이 이진값 "01"을 갖는다면, 그것은 현재의 프래그먼트가 VL 셀의 최종 세그먼트임을 의미한다. 시퀀스 식별기 44-2가 이진값 "11"을 갖는다면, 그것은 현재의 프래그먼트가 VL 셀의 유일한 세그먼트임을 의미한다. 상기 시퀀스 필드는 복수의 VL PDU들로부터 완전한 VL 패킷을 추출하는데 사용된다. 크기 식별기 44-4는 동일한 PDU를 뒤따르는 9 바이트의 슬롯들의 수를 나타내는 4 비트들로 구성된다.

도 5는 STM 데이터를 운반하도록 의도된 제3 유형의 PDU를 도시한다. STM은 종종 전화 또는 ISDN 애플리케이션을 위해, 고정 비트레이트 64 Kbps 접속을 지원하도록 사용된다. STM PDU는 1 바이트 헤더(46) 및 8 바이트 STM 셀(48)을 포함한다. 결과적으로 STM PDU는 정확하게 하나의 슬롯을 채운다. 헤더(46)는 아래의 표에 따른 3 개의 필드들 46-1, 46-2, 46-3을 포함한다.

"01"의 값을 갖는 포맷 ID 46-1은 STM PDU가 존재한다는 것을 표시한다. 다운스트림으로 STM을 실행하기 위해 다양한 옵션이 존재한다.

STM 데이터를 전송하는 첫 번째 방법은 단일 슬롯의 크기를 갖는 PDU들을 사용하는 것이다. 다시 헤더 바이트는 셀 유형 식별기와 STM 스트림 식별기인, 셀 유형 정보를 포함한다. 64 Kbps 접속마다 슬롯 당 단일 바이트가 할당될 것이며, 여기서 슬롯들은 서로 125 T초 간격으로 계획된다. 단지 하나의 64 Kbps 접속이 활성화되는 경우에, 이것은 약 1.5%인 30 Mbps 스트림에서 125 T초당 7 바이트의 오버헤드(overhead)를 생성할 것이다. 이 방법은 다운스트림 캐리어 당 256개까지의 동시 액티브 호출(simultaneous active calls)의 지정을 지원한다.

도 5에 따른 PDU에서 사용되는 STM을 전송하는 대안의 방법은 실제의 STM 스트림을 식별하기 위한 5 비트의 스트림 식별기를 도입하는 것이며 이를 위해 STM 셀의 데이터가 사용된다. 스트림 식별기의 크기 때문에 동시 액티브 호출의 수는 32가 된다. STM 셀은 하나의 STM 스트림으로부터 연속하는 8 바이트를 포함한다. 이것은 ATM 스트림으로부터 8 바이트의 버퍼링으로 인해, 8 × 125 ㎲ = 1 ms 의 추가의 지연을 야기한다.

도 6에 따른 제어 유닛(18)에서, 입력은 프레임 동기화기(51)의 입력, 제어 바이트 선택기(52), 및 PDU 헤더 선택기(56)에 접속된다. 프레임 동기화기(51)의 출력은 프레임 바이트 카운터(50)의 리셋 입력의 입력에 접속된다. 프레임 내의 현재의 바이트의 수를 운반하는, 프레임 바이트 카운터(50)의 출력은 논리 유닛(58)의 입력과 제어 바이트 선택기(52)의 입력에 접속된다.

ATM 셀들을 위한 정당성 표시기 SSSSS를 운반하는, 제어 바이트 선택기(52)의 제1 출력은 논리 유닛(58)에 접속된다. 리셋 신호를 운반하는, 제어 바이트 선택기(52)의 제2 출력은 PDU-바이트 카운터(54)에 접속된다. 현재의 PDU 내의 현재의 바이트의 수를 운반하는, PDU-바이트 카운터(54)의 출력은 논리 유닛(58)과 PDU 헤더 선택기(56)에 접속된다. 현재의 PDU 내의 바이트의 수를 운반하는, PDU 헤더 선택기의 제1 출력은 PDU-바이트 카운터(54)의 입력에 접속된다. 현재의 PDU의 유형을 나타내는 신호를 운반하는, PDU 헤더 선택기(56)의 제2 출력은 논리 유닛(58)에 접속된다. 논리 유닛(58)의 출력이 제어기(18)의 출력이다.

프레임 바이트 카운터(50)는 0에서 186까지 카운트할 수 있는 카운터이다. 그것은 프레임 내의 현재의 바이트의 수를 출력한다. 프레임 동기화기(51)는 187 바이트의 각각의 프레임의 시작을 결정한다. 프레임 동기화기(51)는 각각의 프레임의 시작에서 프레임 바이트 카운터(50)로 리셋 펄스를 보내어 프레임 바이트 카운터(50)를 리셋시킨다. 이로 인해 프레임 바이트 카운터는 제어 유닛(18)의 입력에서의 프레임과 동기화된다.

제어 바이트 선택기(52)는 입력 스트림으로부터 제어 바이트들 CRTL0, CRTL1, CRTL2, 및 CRTL3을 추출하도록 배열된다. 제어 바이트 선택기(52)는, 프레임 바이트 선택기(50)가 0 값이나 156 값을 갖는다면, 입력에서의 바이트들을 제어 바이트들로서 선택하도록 배열된다. 프레임 바이트 카운터의 위치 0에서 발견된 제어 바이트의 제1 비트가 "1" 의 값을 갖는다면, 상기 제어 바이트는 CRTL0 바이트이다. 그 값은 저장되고 비트들 SSSSS의 값이 논리 유닛(58)을 통과한다. 시퀀스 SSSSS가 "11110"과 같다면, 프레임은 DAVIC 표준에 따라 ATM 셀들의 시퀀스를 포함하고, 논리 유닛(58)은 프레임 디스어셈블러(16)(도 1)에 명령을 보내어 모든 페이로드를 ATM 출력에 통과시킨다. 시퀀스가 "11110"과 다르면, 프레임은 PDU에 기초한 데이터를 포함한다.

프레임 바이트 카운터(50)의 위치 186에 존재하는 제어 바이트는 CRTL2 또는 CRTL3 바이트가 될 수 있다. 프레임 바이트 카운터(50)의 위치 0에서 동일한 프레임 내의 제어 바이트가 CRTL0 바이트이었다면, 위치 186에서의 바이트는 CRTL3 바이트이다. 그렇지 않으면 위치 186 바이트에서의 바이트는 CRTL2 바이트이다.

CRTL3 바이트가 존재하는 경우에는, 다음의 프레임(또는 프레임의 부분) 내의 새로운 제1 PDU가 시작하는 바이트 수를 나타내는 그 내용은 나중에 사용하기 위해 저장된다.

PDU 바이트 카운터(54)는 PDU 바이트를 카운트하기 위해 배열된다. 이미 설정된 값에서 시작해서 0까지 다운 카운트하는 다운 카운터이다. PDU 바이트 카운터(54)는 PDU 바이트가 페이로드 내에 존재하는 경우에만 감소된다. CRTL0, CRTL1, CRTL2, 및 CRTL3 바이트가 존재하는 동안에는 감소되지 않는다. PDU 바이트 카운터는, 프레임 바이트 카운터의 값이 이전의 CRTL3 바이트의 값과 대응하면, 제어 바이트 선택기(52)에 의해 "0"으로 리셋된다. 이 리셋은 새로운 PDU의 시작을 표시한다. PDU 헤더 선택기(56)는, PDU 바이트 카운터(54)가 "0" 값을 가지면, 입력 신호로부터 현재의 바이트를 선택한다. PDU 헤더 선택기는 상기 헤더에 존재하는 정보로부터 PDU의 유형과 PDU의 길이를 결정한다.

ATM 셀 PDU는 PDU 헤더의 제1 두 개의 비트들의 "00" 값에 의해 인식될 수 있다. 그러한 ATM PDU의 길이는 54 바이트이다. 논리 유닛(58)으로 셀 유형이 통과되어, 입력 신호가 디스어셈블러(16)(도 1)를 통해 ATM 출력으로 루팅될 수 있다. 논리 유닛(58)은, PDU 카운터의 값이 변경되었고 PDU 바이트 카운터의 값이 0이 아닌 경우에만, 판독 명령(read command)을 디스어셈블러(16)로 제공하도록 배열된다. 이것은 CRTL 바이트 및 PDU 헤더가 수신기의 출력들 중 하나로 통과하는 것을 방지하기 위해 행해진다. CRTL 바이트가 입력에 있으면, PDU 바이트 카운터는 진행되지 않으며, 결과적으로 CRTL 바이트는 수신기의 출력으로 통과되지 않는다. PDU 헤더가 입력에 존재하면, PDU 바이트 카운터는 0의 값을 가지며, 그래서 PDU 헤더는 수신기의 출력으로 통과되지 않는다. 제1 PDU 바이트(#PDU 바이트) 후의 PDU 바이트의 수는 53이다. 이 수는 프로그램 가능 PDU 바이트 카운터(54)에 로딩된다. PDU 바이트 카운터는 데이터의 바이트가 입력으로부터 판독될 때마다 감소된다. PDU 바이트 카운터는 입력으로부터 53 바이트가 판독된 후 제로 값을 가질 것이다. 결과적으로, PDU 헤더 선택기는 다음의 PDU의 헤더를 판독한다.

VL PDU는 PDU 헤더에서 제1 비트의 값 "1"에 의해 인식될 수 있다. 제1 PDU 바이트 후의 PDU 바이트(#PDU)의 수는, #PDU 바이트 = 8 + L * 9에 따라 PDU 헤더의 최종 4 비트들에 의해 나타내어지는 길이 표시기(length indicator) L로부터 결정된다. PDU의 유형은 또한 논리 유닛(58)으로 통과된다.

STM PDU는 PDU 헤더의 제1 두 개의 바이트들의 값 "01"에 의해 인식될 수 있다. 그러한 (헤더를 포함하는) PDU의 길이는 9 바이트들이며, 그 결과 #PDU 바이트들을 위한 8의 값이 된다. PDU의 유형과 스트림 식별기는 디스어셈블러(16)로 통과된다. 후자는 현재의 PDU의 바이트들이 속하는 STM 스트림을 식별하는데 사용된다. 이 정보는 STM 신호들을 그들의 최종 목적지로 정확하게 루팅시키는데 사용된다.

Claims (10)

1. 전송 매체를 통해 적어도 하나의 수신기에 결합되는 전송기를 포함하는 전송 시스템으로서, 상기 전송기는 제어부와 페이로드부를 포함하는 프레임들을 어셈블링하는 프레임 어셈블링 수단을 포함하며, 상기 수신기는 상기 프레임들로부터 상기 페이로드부를 추출하는 프레임 디스어셈블링 수단을 포함하는, 상기 전송 시스템에 있어서,

   상기 프레임 어셈블링 수단은 또한 적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷들을 상기 프레임에 삽입하도록 배열되며,

   상기 프레임 어셈블링 수단은 또한 프레임 내의 새로운 패킷의 시작 위치를 상기 제어부에 삽입하도록 배열되며,

   상기 프레임 디스어셈블링 수단은 상기 제어부로부터 새로운 패킷의 시작 위치를 유도하고, 상기 시작 위치와 선행하는 패킷의 크기로부터 다음의 패킷들의 시작 위치를 결정하도록 배열되는 것을 특징으로 하는, 전송 시스템.
2. 제 1 항에 있어서, 상기 프레임 어셈블링 수단은 패킷 유형 표시를 상기 식별부 도입하도록 또한 배열되는 것을 특징으로 하는, 전송 시스템.
3. 제 1 항 또는 제 2 항에 있어서, 프레임의 상기 제어부는 다음의 프레임 내의 새로운 패킷의 시작 위치를 포함하는 것을 특징으로 하는, 전송 시스템.
4. 제 1 항 또는 제 2 항에 있어서, 상기 패킷의 길이는 1 바이트보다 큰 기본 데이터 유닛(elementary data unit)의 정수 배인 것을 특징으로 하는, 전송 시스템.
5. 전송 매체를 통해 신호들을 전송하며, 제어부와 페이로드부를 포함하는 프레임들을 어셈블링하는 프레임 어셈블링 수단을 포함하는 전송기에 있어서,

   상기 프레임 어셈블링 수단은 적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷들을 상기 프레임에 삽입하도록 배열되며, 상기 프레임 어셈블링 수단은 또한 프레임 내의 새로운 패킷의 시작 위치를 상기 제어부에 삽입하도록 배열되는 것을 특징으로 하는, 전송기.
6. 전송 매체로부터 데이터를 수신하며, 입력 신호의 프레임들로부터 페이로드부를 추출하는 프레임 디스어셈블링 수단을 포함하는 수신기에 있어서,

   상기 프레임 디스어셈블링 수단은, 제어부로부터 새로운 패킷의 시작 위치를 유도하고, 상기 시작 위치와 현재의 패킷의 크기로부터 다음의 패킷들의 시작 위치를 결정하도록 배열되는 것을 특징으로 하는, 수신기.
7. 전송기로부터 전송 매체를 통해 수신기로 데이터를 전송하는 방법으로서, 제어부와 페이로드부를 포함하는 프레임들을 어셈블링하는 단계, 상기 프레임들을 전송하는 단계, 및 상기 프레임들로부터 페이로드부를 추출하는 단계를 포함하는 상기 데이터 전송 방법에 있어서,

   상기 데이터 전송 방법은 적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷들을 상기 프레임에 삽입하는 단계를 포함하며,

   상기 데이터 전송 방법은,

   프레임 내의 새로운 패킷의 시작 위치를 상기 제어부에 삽입하는 단계,

   상기 제어부로부터 새로운 패킷의 시작 위치를 유도하는 단계, 및

   상기 시작 위치와 현재의 패킷의 크기로부터 다음의 패킷들의 시작 위치를 결정하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
8. 제어부와 페이로드부를 포함하는 프레임들을 어셈블링하는 단계를 포함하는 신호 전송 방법에 있어서,

   상기 신호 전송 방법은 적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷들을 상기 프레임에 삽입하는 단계를 포함하며,

   상기 신호 전송 방법은,

   프레임 내의 새로운 패킷의 시작 위치를 상기 제어부에 삽입하는 단계를 더 포함하는 것을 특징으로 하는 신호 전송 방법.
9. 입력 신호의 프레임들로부터 페이로드부를 추출하는 단계를 포함하는 데이터 수신 방법에 있어서, 상기 데이터 수신 방법은,

   제어부로부터 새로운 패킷의 시작 위치를 유도하고, 상기 시작 위치와 현재의 패킷의 크기로부터 다음의 패킷들의 시작 위치를 결정하는 단계를 포함하는 것을 특징으로 하는 데이터 수신 방법.
10. 제어부와 페이로드부를 갖는 프레임들을 포함하는 신호에 있어서,

    상기 페이로드부는 적어도 패킷의 길이를 구비하는 식별부를 갖는 패킷들을 포함하며, 상기 제어부는 프레임 내의 새로운 패킷의 시작 위치를 포함하는 것을 특징으로 하는, 신호.