KR19990076517A - 향상된 프리-프로그램 및 소거 특성을 갖는 플래시 메모리 셀및 어레이 - Google Patents

향상된 프리-프로그램 및 소거 특성을 갖는 플래시 메모리 셀및 어레이 Download PDF

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Abstract

본 발명은 향상된 프리-프로그램 및 소거 특성을 갖는 플래시 메모리 셀 및 어레이에 관한 것이다. 본 발명의 플래시 메모리 셀 어레이를 사용함으로써 상기 어레이의 내구성이 증가되고, 프리-프로그래밍 동작에서 핫 전자의 결핍을 제거한다. 본 발명은 메모리 어레이의 프리-프로그램에서 핫 전자의 결핍을 제거함으로써 디바이스의 수명과 신뢰성이 증가되어 향상된 특성을 갖는 플래시 어레이를 제공한다. 더욱이, 단일 비트 라인(직렬) 대신 섹터(병렬) 단위로 동작하여 프리-프로그래밍 시간과 전력이 감소되고, 상기 섹터 내의 셀들의 플로팅 게이트로 주입되는 전류를 발생하기 위한 챠지 펌프가 불필요하다.

Description

향상된 프리-프로그램 및 소거 특성을 갖는 플래시 메모리 셀 및 어레이(FLASH MEMORY CELL &ARRAY WITH IMPROVED PRE-PROGRAM AND ERASE CHARACTERISTICS)
본 발명은 플래시 메모리 셀 구조 및 제조 방법에 관한 것으로, 좀 더 구체적으로는 더욱 향상된 프리-프로그래밍 및 소거 특성을 갖는 플래시 메모리 셀 구조 및 제조 방법에 관한 것이다.
플래시 디바이스(flash device)는 여러 번에 걸쳐 프로그램(program)되고 소거(erase)될 수 있는 데에 반하여, 플래시 EPROM(Erasable and Programmable ROM)은 한 번에 프로그램될 수 있다. 일반적으로 플래시 EPROM의 메모리 어레이의 프로그래밍 즉, 기입(write)은 바이트 단위 또는 비트 단위로 수행되고, 메모리 어레이의 소거 즉, 리셋(reset)은 모든 블록에 대하여 전체적으로 수행된다. 여러 면에 있어서 정교한 회로 알고리즘(algorithm)은 일반적으로 여러 번(일반적으로 100,000회 이상)에 걸친 프로그램/소거 동작이 확실히 수행되도록 하기 위해 플래시 메모리 제조에 사용된다.
프로그램/소거 동작 횟수는 소거된 비트들의 드레솔드 전압 분포와 직접적으로 관련되어 있다. 즉, 셀들간의 큰 드레솔드 전압 불균형은 프로그램/소거 가능 횟수를 감소시킨다. 이는 전체 장치의 손상을 초래하여 메모리 어레이에서 과소거된(over-erased) 비트들이 다음에 재프로그램(reprogram)되는 것을 어렵게 만든다. 더욱이, 과소거된 비트들과 같은 비트 라인을 공유하는 주변 비트들이 높은 드레솔드 전압 Vt를 갖더라도 데이터 센싱이 수행될 때, 잘못된 독출로 인해 과소거된 비트들이 많은 누설 전류(leakage current)를 가질 수 있다. 그러므로, 플래시 프로그래밍 분야에 대한 연구는 소거 동작 후의 메모리 어레이의 드레솔드 전압(Vt) 분포를 좁게하는 데 초점이 맞춰진다.
도 1은 종래의 프리-프로그래밍 동작시 바이어스된 플래시 메모리 셀을 보여주는 도면이다. 여기서, 바이어스 조건은 프로그래밍 동작시와 동일하고, 채널 핫 전자 주입(Channel Hot Electron Injection; CHEI)을 유도하기 위해 드레인-소스간의 전압 차는 약 4.5 V 이상이다. 각각의 셀은 약 3 μs에서 10 μs 동안 지속되는 프리-프로그래밍 동작 동안에 350 ~ 500 μA의 피크 전류를 공급받는다. 64 킬로바이트(KBYTE)의 전체 섹터(sector)에 대한 총 프로그래밍 수행 시간은 최적의 값을 사용할 때 주어진 공식에 의해 구해진다. 8 비트 라인으로 공급되는 총 전류는 대략 3 ~ 4 mA 이다. 이 때, 상기 전류는 상기 셀로 드레인 전류를 공급하기 위한 챠지 펌프에 의한 전류 소비는 포함하지 않는다. 프로그래밍이 직렬로 수행됨으로써 수행 시간과 전력 소비가 디바이스의 크기에 비례하여 증가하므로 이것은 비효율적이다. 더욱이, 플래시 메모리의 세대(generation)가 발전하여 어레이의 전압이 감소됨에 따라 챠지 펌프의 크기도 프로그래밍 전류의 총합과 동일하게 공급되기 위하여 비례적으로 증가하여야 한다. 이러한 효과에 대한 보상의 방법 중에 하나는 동시에 소수의 셀들을 프로그램하고, 디바이스 프리-프로그래밍과 소거 동작이 충분히 오래 수행되어야 한다. 후자의 효과는 어레이의 크기를 증가시키는 원인이 되어 바람직하지 못하다.
종래에는 소거 드레솔드 전압(Vt)의 분포를 좁게하기 위하여 소거 동작을 개시하기 전에 모든 메모리들이 제 1 프로그램된다. 상기 프로그램 동작은 일반적으로 "프리-프로그래밍(pre-programming)"으로 불리어 지고, 모든 셀들이 전체적으로 소거되는 것과 동일하게 높은 드레솔드 전압(Vt)을 갖도록 한다. 이러한 프리-프로그램 동작은 종래의 소거 동작에서 어레이의 프리-컨디셔닝(pre-conditioning)으로 생각될 수 있다. 이것은 만일 프리-프로그래밍이 소거 동작 전에 수행되지 않으면, 전자들 또는 데이터를 저장한 셀들은 높은 드레솔드 전압(Vt)에서, 전자 또는 데이터를 저장하지 않는 셀들은 낮은 드레솔드 전압(Vt)에서 소거 동작을 개시한다는 가정에 근거한다. 소거 동작의 개시시, 상대적으로 넓은(wide) 드레솔드 전압(Vt) 분포는 소거 동작의 종료 시점에서도 넓은 드레솔드 전압(Vt) 분포를 갖는다.
모든 셀들이 균일한 높은 드레솔드 전압(Vt)에서 소거 동작을 개시하면, 몇몇의 비트들이 과소거되는 문제가 최소화된다. 따라서, 이러한 분야에 잘 알려져 있는 바와 같이, 프리-프로그래밍의 장점은 플래시 메모리 어레이 전체의 신뢰성을 향상시키는데 있다.
프리-프로그래밍(컨디셔닝) 동작을 수행하기 위해서는 노말 어레이 프로그래밍 동작에서 사용되는 것과 동일한 메커니즘(mechanism)을 사용한다. 현재 프로그래밍하기 위한 방법으로 가장 일반적인 방법이 채널 핫 전자 주입(CHEI)이다. 일반적으로 이 방법은 한 비트를 약 3 ~ 10 μs에 처리하고, 각 비트는 피크 전류 300 μA를 소비한다. 이 동작은 모든 섹터가 프리-프로그래밍될 때까지 한번에 한 바이트(byte) 또는 8 비트씩을 처리한다.
그러나, 프리-프로그래밍시 채널 핫 전자 주입의 사용은 플래시 메모리 셀들의 메커니즘의 기능 저하를 더욱 악화시킬 수 있다. 특히, 채널 핫 전자 주입은 높은 에너지(energy) 전자(핫 전자)들을 포함한다. 이러한 핫 전자는 디바이스의 채널에서 핫 정공(hole)을 발생하여 전달 컨덕턴스(trans-conductance; Gm)를 매우 낮게 하고, 플래시 메모리 셀의 전류 조절 능력을 제한한다. 이러한 효과는 플래시 메모리의 채널 길이를 축소시키는 것으로 더욱 알려져 있다. 현재까지는 전달 컨덕턴스(Gm)의 저하 메커니즘이 변화되지 않는다. 매우 저하된 전달 컨덕턴스(Gm)를 갖는 플래시 메모리 셀은 독출 동작시 전류 감소가 나타나고, 메모리 어레이의 다른 실패 메커니즘을 초래한다.
더욱이 채널 핫 전자 주입 메커니즘은 셀의 제어 게이트 전압(Vpp)과 비슷한 높은 드레솔드 전압(Vt)에서 포화되는 경향이 있다. 따라서, 프리-프로그래밍 동작이 드레솔드 전압 Vtp에서 수행되더라도, 상기 프리-프로그래밍의 종료 시점에서 드레솔드 전압 분포는 Vtp와 Vpp 사이의 범위를 갖는다. 일반적인 적용에서, 이러한 분포는 디바이스의 오동작을 초래할 수 있는 폭인 3 V를 갖는다.
프리-프로그래밍에서 채널 핫 전자 주입(CHEI)을 사용할 때 또다른 단점은 3 V 이하의 공급 전압에서 프리-프로그래밍 동작과 소거 동작의 수행 시간이 길어진다는 것이다. 이것은 채널 핫 전자 주입(CHEI) 메커니즘이 전원 공급의 스케일(scale)을 쉽게 조절할 수 없기 때문이다. 채널 핫 전자 주입(CHEI) 프리-프로그래밍 동작 동안, 셀의 드레인(drain)은 프리-프로그램되어 소스(source) 전압보다 높은 전압으로 챠지 펌프(carge pump)될 것이다. 일반적으로 상기 드레인과 소스간의 전압차는 4.5V 이상이다. 따라서, 8 비트를 동시에 프리-프로그램 하는 것 대신에 4 비트 이하를 동시에 프리-프로그램하는 것이 필요하게 된다. 이것은 프리-프로그래밍 동작의 수행 시간이 두배 이상 걸리게 한다. 더욱이, 셀 사이즈가 축소됨에 따라, 많은 전류가 챠지 펌프로 공급되어 소비되므로, 종래 보다 비효율적인 방법으로 만든다. 이러한 효과를 보상하기 위한 챠지 펌프는 감소된 전압과 동일한 전압을 공급하기 위하여 크게 만들어져야 한다. 이것은 전압 공급을 악화시켜 1.8 V 이하가 되게 하고, 다이(die)의 크기를 증가시킨다. 프리-프로그래밍 수행 시간을 유지하면서 챠지 펌프 사이즈를 작게하는 것(메모리 셀 어레이의 사이즈에 비례하게)은 쉽게 구현될 수 없다. 따라서, 소거 속도를 유지하면서 셀 사이즈에 대하여 균형적으로 큰 챠지 펌프가 요구되어 장치의 집적도를 감소시키고, 비싼 공정 비용 등을 초래한다.
그러므로, 디바이스의 성능을 저하시키지 않고 프리-프로그래밍 동작후 드레솔드 전압(Vt) 분포의 폭이 좁은 프리-프로그래밍 메커니즘이 필요하다. 또한, 상기 프리-프로그래밍 방법은 플래시 디바이스의 공급 전압을 쉽게 조절할 수 있어야 한다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 플래시 메모리 셀 어레이에서 악영향을 미치는 채널 핫 전자 주입(CHEI) 동작의 필요를 제거하는 프리-프로그래밍 방법을 제공하는데 있다.
본 발명의 또다른 목적은 디바이스 손상이 감소된 플래시 어레이 내의 셀들의 신뢰성 및 내구성을 향상시키기 위한 방법을 제공하는데 있다.
본 발명의 또다른 목적은 프리-프로그래밍 동작을 수행하는데 적은 시간과 전력을 필요로하는 플래시 메모리 어레이 및 프리-프로그래밍 방법을 제공하는데 있다.
본 발명의 다른 목적은 플래시 메모리 어레이의 소거 동작이 더욱 안전하고 빠르고 더욱 신뢰성있게 수행될 수 있도록 하기 위한 프리-프로그래밍 방법을 제공하는데 있다.
본 발명의 또다른 목적은 디바이스 크기 및 전압 공급에 쉽게 적응하는 플래시 메모리 어레이 구조 및 프리-프로그래밍 방법을 제공하는데 있다.
본 발명의 부가적인 목적은 섹터 크기에 의해 어레이의 프리-프로그래밍 수행 시간이 변하지 않도록 섹터 단위의 프리-프로그래밍 동작을 수행하는 플래시 메모리 어레이 구조 및 프리-프로그래밍 방법을 제공하는데 있다.
도 1은 종래의 프리-프로그래밍 동작시 바이어스된 플래시 메모리 셀을 보여주는 도면;
도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 어레이의 구조와 프로그래밍 방법의 동작 특성을 보여주는 도면;
도 3은 본 발명에 의한 프리-프로그래밍을 수행한 후 빠르게 수렴하는 0.7 V로 웰 바이어스된 플래시 메모리 셀의 드레솔드 전압 변화를 보여주는 그래프; 그리고,
도 4는 도 3에 도시된 것과 비교하기 위하여 0.9 V로 웰 바이어스된 플래시 메모리 셀의 드레솔드 전압 변화를 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
210 : P-웰 220 : N-웰
250 : 제어 게이트 260 : 소스
270 : 드레인 280 : P-웰
290 : DN-웰
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 메모리 셀은 제 1 도전형의 제 1 웰에 내에 위치하고, 상기 제 1 웰은 제 2 전도형의 제 2 웰 내에 위치한다. 상기 셀과 상기 제 1 및 제 2 웰에 적합한 바이어싱을 통하여 바이폴라(bipolar) 프리-프로그래밍 전류는 상기 제 2 웰을 통하여 셀의 플로팅 게이트로 주입된다. 기하학적으로 동일한 웰을 공유하는 논리적 섹터내의 셀들은 동일한 섹터 내의 다른 메모리 셀들과 동시에 프리-프로그래밍 동작이 수행된다. 그 결과, 프리-프로그래밍 동작이 매우 빠르게 수행된다(섹터 당 100ms, 셀 당 2 μs 이하). 더욱이, 기판으로부터 주입된 전류에 의해 핫 전자는 셀 채널 내에서 발생되지 않으므로 그러한 구조의 디바이스의 신뢰성과 내구성을 향상시킨다. 또한, 본 발명에 따르면, 프리-프로그램된 주입 전류를 발생하기 위한 챠지 펌프를 사용하지 않음으로써 디바이스의 집적도와 전력 소모를 향상시킨다.
본 발명의 방법은 셀들의 드레솔드 전압을 조절하여 프로그래밍하기 위한 플래시 디바이스에서 사용되는 제어 회로에 사용된다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 2 내지 도 4를 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 어레이의 구조와 프로그래밍 방법의 동작 특성을 보여주는 도면이다. 여기서, 플래시 메모리 셀 어레이는 깊은 N-웰(deep N-well)(200) 내에 위치되는 P-웰(210) 상에 위치한다. 도 2에서는 본 발명의 바람직한 실시예에 따른 프리-프로그래밍 동작동안 바이어스된 플래시 어레이의 구조를 또한 보여주고 있다.
도 2를 참조하면, Vcc로 바이어스된 플래시 셀의 드레인(270)과(또는) 소스(260)를 갖는 P-웰(210)은 깊은 N-웰(220)에 대하여 순방향으로 바이어스되어 있다. 이 때, 플래시 메모리 셀의 P-웰(210), 깊은 N-웰(220), 드레인(270) 및 소스(260) 각각은 바이폴라 트랜지스터(bipolar transistor)의 베이tm(base), 이미터(emitter) 및 컬렉터(collector)로 될 수 있다. 또한, 플로팅 게이트는 전압 Vpp(8.5 ~ 9 V)에 대하여 포지티브로 바이어스되므로 이것은 웰에 대하여 바이폴라 트랜지스터의 콜렉터로 생각될 수 있다. 이러한 바이어스 조건들은 N-웰(220)로부터 P-웰(210)을 통하여 흐르는 전자 전류는 플로팅 게이트(255)로 주입되어 상기 셀들이 프리-프로그램된 상태가 되도록 한다.
도 2에 도시된 구조는 이 분야에서 잘 알려진 바와 같은 반도체 제조 기술을 이용하여 제조될 수 있다. 도 2는 본 발명의 바람직한 실시예를 보여주고 있지만, 이것은 다른 적합한 기하학적 어레이 및 구조들, 바이어스 조건 및 신호 타이밍 변화로 플래시 셀들의 프로그램으로 전자를 주입하기 위해 응용될 수 있다. 예를 들어, 다른 기하학적 형태가 사용될 수 있고 또는 바이폴라 구성 대신에 많이 알려진 방법으로 구현된 MOSFET(Metallic Oxide Semiconductor Field Effect Transistor)의 구조로 실행될 수 있는 싱글 캐리어(single carrier)로 구현될 수 있다. 본 발명의 관점은 디바이스의 신회성을 증가시키기 위한 종래의 채널 핫 전자 주입(CHEI) 기술보다 나은 프리-프로그래밍 메커니즘을 제공하는 것이다. 또한, 본 발명은 F-N 터널링(Forwler-Nordheim tunneling)에 의존하지 않고, 일반적으로 메모리 셀의 프로그래밍과 소거를 위하여 다른 기술을 사용한다. 이 기술은 디바이스 크기(size)와 채널 길이(length)를 줄이기 위한 다수의 중요한 제조 공정과 구조를 갖는다. 이러한 기술은 물론 F-N 터널링이 일반적으로 10 MV/cm 이상의 매우 큰 산화막을 필요로 한다. 그 결과, 산화막이 파괴되면 디바이스의 수명이 짧아진다.
도 3은 본 발명에 의한 전자 주입 방법의 향상된 프리-프로그래밍 성능을 보여주고 있다. 이 그래프에서, 초기 드레솔드 전압의 차는 종래의 프리-프로그래밍에서 셀들에 대한 초기 드레솔드 전압(Vt)의 분포 폭을 표현한 것이다. 즉, 각 심볼들(사각형, 원 등)은 다른 초기 드레솔드 전압(Vt) 레벨을 갖는 셀들을 표시한 것이다. 예컨대, 상호 연결된 다이아몬드 모양으로 만들어지 곡선은 3 V의 초기 드레솔드 전압을 갖는 셀들의 동작을 보여주고 있다. 이 도면에서 드레솔드 전압(Vt) 분포는 프리-프로그래밍을 수행하고 약 100 ms 이후에 약 7 V(즉, -1 V ~ +6 V)에서 2 V(+4 V ~ +6 V)로 감소되는 것을 알 수 있다. 여기서 P-웰(210)은 0.7 V(Vbe)로 바이어스되어 있음을 가정한다. 0.9 V로 바이어스된 P-웰(210)이 도 4에 도시되어 있다.
도 4에 도시된 바와 같이, 프리-프로그래밍을 수행하고 약 10 ms후, 드레솔드 전압(Vt) 분포는 초기 7 V로부터 2 V로 감소하였다. 프리-프로그래밍을 수행하고 약 100 ms 이후에는 드레솔드 전압(Vt) 분포가 1 V 이하로 감소하였다.
소거 동작의 제 1 부분은 셀의 완전 소거 단계를 수행하기 위한 제 2 동작에서 드레솔드 감소(소거) 신호가 셀로 제공된 다음 종료된다(일반적으로 프리-프로그래밍 동작은 소거 동작에서만 사용된다). 이것은 어느 다수의 잘 알려진 방법들에서 사용될 수 있고, 종래 기술에 따른 방법보다 더 빠르고 더욱 신뢰할 수 있는 유형으로 소거 동작이 수행된다. 이러한 동작 이후에는, 종래 기술의 F-N 터널링, 채널 핫 전자 주입(CHEI) 등을 통하여 다시 사용자 데이터를 프로그래밍할 준비를 한다.
상술한 바와 같은 기술에서 프리-프로그래밍(소거) 메커니즘은 채널 영역에서의 이온화 효과에 의해 생성되는 채널 핫 전자에 의존하지 않음이 분명하다. 따라서, 디바이스 전달-컨더건스를 저하시키지 않는 이 메커니즘을 이용하여 플로팅 게이트로 전자가 주입된다. 도 2에 도시된 실시예에 의해 수행된 실험적인 수치는 상기 플래시 메모리 어레이의 전체 섹터를 프리-프로그래밍하기 위해 약 1 mA 내지 10 mA를 소비하는 바이폴라 전자 주입 메커니즘을 제안한다. 종래와 비교하면, 본 발명에서는 어레이의 크기가 증가하더라도 셀 프로그래밍 수행 시간이 변화하지 않는다. 본 발명에 의하면, 64 킬로바이트의 디바이스는 셀 당 프리-프로그래밍 수행 시간이 1 μs 이하로, 종래보다 짧다. 확인되지는 않았으나, 본 발명에 따른 프리-프로그래밍 동작을 수행하기 위한 총 전류는 섹터 크기가 커지는 것에 비례하여 증가할 것으로 기대된다. 주어진 섹터 사이즈(셀 어레이)에 대한 시간-전류 벤치마크(benchmark) 성능이 종래에는 3 μs/셀 * 350 μs/셀이었으나 본 발명에 의한 성능은 1 μs/셀 * 200 μs/셀로, 종래보다 3 배 내지 5 배 향상되었다. 또한, 본 발명은 전체의 섹터에서 수행하므로, 적은 공급 전압과 고밀도의 섹터들에 대해 쉽게 적응될 수 있다.
또한, 본 발명에서는 종래와 달리 프리-프로그래밍 전압 발생을 위한 챠지 펌프를 사용하지 않기 때문에 더 큰 디바이스 집적도 및 유연성을 갖는다. 이것은 P-웰(210) 상의 작은 바이어스 전압 Vbe는 바이폴라 전류를 공급하기에 충분하기 때문이다. 이 사실은 소스, 드레인 단자의 변화하는 전압이 상기 플로팅 게이트(255)로 주입되는 전류의 양에 의해 변하지 않는다는 사실이 발견됨으로서 확고해졌다. 따라서, 물리적 메커니즘의 상세한 부분까지 알려지지는 않았지만, 챠지 펌프의 단자들은 단지 주입 전류의 전자로 여분의 에너지를 제공하고, 부가적으로 전류의 소스를 제공하지 않는다.
플래시 메모리 디바이스 집적 회로는 상기 바이어스 신호를 제공하기 위한 제어 회로를 포함하는 일반적인 제조 수단을 이용하여 생산될 수 있다. 상기 제조 수단은 적절한 시간에 상기 셀들과 웰들로 바이어스 신호를 제공하기 위한 제어 회로를 포함할 수 있다. 상기 제어 회로는 플래시 메모리 셀 어레이와 주변 회로(전원 공급 장치, 어드레스 디코더, 입/출력 데이터 버퍼, 센스 증폭기, 기준 어레이, 카운터, 타이머 등)와 결합되어 동작한다. 상기 제어 회로, 처리 수단 및 주변 회로는 다수의 구조와 이 분야에서 잘 알려진 방법을 사용하여 구현될 수 있다. 따라서, 여기서는 상세한 설명을 생략한다. 본 발명의 바람직한 실시예에 따라 집적 회로를 구현하면, 디바이스가 동작하는 동안 종래보다 뛰어난 성능과 더욱 균일한 전압 드레솔드 집단(population)이 나타날 것이다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 채널 핫 전자 주입(CHEI) 방법을 이용하지 않고, 프리-프로그래밍 동작을 수행하여 드레솔드 전압 분포의 폭이 좁아짐으로써, 향상된 내구성 및 신뢰성이 증가되고, 프리-프로그래밍 동작에서 핫 전자의 결핍을 제거하여 향상된 특성을 갖는 플래시 어레이를 구현할 수 있다.. 더욱이, 단일 비트 라인(직렬) 대신 섹터(병렬) 단위로 동작하여 프리-프로그래밍 시간과 전력이 감소되고, 상기 섹터 내의 셀들의 플로팅 게이트로 주입되는 전류를 발생하기 위한 챠지 펌프가 불필요하다.

Claims (64)

  1. 플로팅 게이트, 제어 게이트 그리고 채널을 통해 드레인에 연결된 소스를 포함하고, 제 1 도전형을 갖는 제 1 웰 내에 위치하는 플래시 메모리 셀 어레이의 메모리 셀 프리-프로그래밍 방법에 있어서:
    프리-프로그래밍 전류가 상기 웰을 통하여 상기 플로팅 게이트로 주입되도록 상기 웰과 상기 셀을 바이어스하는 단계를 포함하여,
    상기 채널과 상기 셀은 상기 프리-프로그래밍 전류에 의해 프리-프로그래밍되어 핫 전자의 발생이 최소화되는 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  2. 제 1 항에 있어서,
    상기 제 1 웰은 제 2 도전형을 갖는 제 2 웰 내에 위치되고, 상기 플로팅 게이트로 흐르는 프리-프로그래밍 전류의 양을 증가시키기 위하여 상기 제 1 웰은 상기 제 2 웰에 대해 순방향으로 바이어스되는 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  3. 제 1 항에 있어서,
    상기 셀의 플로팅 게이트, 소스 및 드레인은 상기 프리-프로그래밍 동안 포지티브로 바이어스되는 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  4. 제 1 항에 있어서,
    상기 프리-프로그래밍은 상기 셀과 같은 섹터에 포함된 다른 메모리 셀들과 동시에 수행되는 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  5. 제 4 항에 있어서,
    상기 프리-프로그래밍은 상기 섹터 내의 메모리 셀들의 플로팅 게이트들로 주입되는 전류에 의해 수행되는 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  6. 제 4 항에 있어서,
    상기 섹터내의 셀들의 프리-프로그래밍은 상기 섹터의 셀 당 2 마이크로세컨드 이내에 수행되는 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  7. 제 1 항에 있어서,
    상기 셀은 3볼트 이하의 전압에서 동작하고, 상기 프리-프로그래밍은 상기 프리-프로그래밍된 주입 전류를 발생하기 위한 챠지 펌프를 사용하지 않는 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  8. 제 1 항에 있어서,
    소거된 상태에 있는 상기 셀의 드레솔드 전압을 낮추기 위한 컨디션 신호를 제공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  9. 제 8 항에 있어서,
    값이 저장되는 것에 대응하는 프로그램된 상태가 되도록 상기 셀에 데이터 프로그래밍 신호를 제공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  10. 제 1 항에 있어서,
    상기 프리-프로그래밍 전류는 바이폴라인 것을 특징으로 하는 메모리 셀 프리-프로그래밍 방법.
  11. 제 1 도전형을 갖는 제 1 웰 상에 형성되고, 플로팅 게이트, 제어 게이트 및 채널을 통하여 드레인에 연결되는 소스를 포함하는 플래시 메모리 셀 어레이의 섹터 내에 포함되는 메모리 셀들의 드레솔드 전압 분포를 제어하는 방법에 있어서:
    컨디션 전류가 상기 제 1 웰을 통하여 상기 섹터 내에 포함되는 모든 셀들의 플로팅 게이트로 주입되도록 상기 제 1 웰과 상기 셀들을 바이어스하는 단계를 포함하여;
    거의 동시에 상기 셀들로 제공되는 상기 컨디션 전류에 의해 상기 섹터 내에 포함되는 셀들의 드레솔드 전압 변화가 최소화되는 것을 특징으로 하는 메모리 셀들의 드레솔드 전압 분포 제어 방법.
  12. 제 11 항에 있어서,
    상기 제 1 웰은 제 2 도전형을 갖는 제 2 웰 내에 형성되고,
    상기 제 1 웰은 상기 플로팅 게이트로 흐르는 컨디션 전류의 양을 증가시키기 위하여 상기 제 2 웰에 대하여 순방향으로 바이어스되는 것을 특징으로 하는 메모리 셀들의 드레솔드 전압 분포 제어 방법.
  13. 제 11 항에 있어서,
    상기 셀의 상기 플로팅 게이트, 소스 및 드레인은 상기 컨디션 전류가 흐르는 동안 포지티브로 바이어스되는 것을 특징으로 하는 메모리 셀들의 드레솔드 전압 분포 제어 방법.
  14. 제 11 항에 있어서,
    상기 섹터에 포함되는 셀들은 상기 컨디션 전류가 흐르는 동안 상게 웰에 대하여 역방향으로 바이어스되는 것을 특징으로 하는 메모리 셀들의 드레솔드 전압 분포 제어 방법.
  15. 제 11 항에 있어서,
    상기 섹터에 포함되는 셀들의 전체 드레솔드 전압은 100 밀리세컨드 이내로 조절되는 것을 특징으로 하는 메모리 셀들의 드레솔드 전압 분포 제어 방법.
  16. 제 11 항에 있어서,
    상기 셀들은 3 볼트 이하의 노말 전압에서 동작하고,
    컨디션 전류를 발생하기 위한 챠지 펌프가 사용되지 않는 것을 특징으로 하는 메모리 셀들의 드레솔드 전압 분포 제어 방법.
  17. 제 11 항에 있어서,
    상기 컨디션 전류는 상기 섹터에 포함되는 셀들이 프리-프로그래밍된 상태에 놓이도록 작용하는 것을 특징으로 하는 메모리 셀들의 드레솔드 전압 분포 제어 방법.
  18. 제 17 항에 있어서,
    상기 셀들의 드레솔드 전압을 낮추어 상기 셀들이 소거 상태가 되도록 컨디션 신호를 제공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 메모리 셀들의 드레솔드 전압 분포 제어 방법.
  19. 제 18 항에 있어서,
    상기 셀들에 데이터가 저장되는 것에 대응하는 상기 셀들이 프로그램된 상태로 되도록 데이터 프로그래밍 신호를 상기 셀들로 제공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 메모리 셀들의 드레솔드 전압 분포 제어 방법.
  20. 제 1 도전형을 갖는 제 1 웰 상에 형성되고, 플로팅 게이트, 제어 게이트 및 채널을 통하여 드레인에 연결되는 소스를 포함하는 플래시 메모리 셀 어레이의 메모리 셀 소거 방법에 있어서:
    상기 프리-프로그래밍 전류가 상기 제 1 웰을 통하여 상기 게이트의 드레솔드 전압을 제 1 값으로 설정하기 위해 상기 플로팅 게이트로 주입되도록 상기 제 1 웰과 상기 셀을 바이어스하는 단계 및;
    상기 셀의 드레솔드 전압을 상기 제 1 값보다 낮은 제 2 값으로 설정하기 위해 상기 셀에 신호를 제공하는 단계를 포함하여;
    상기 프리-프로그래밍 전류는 핫 전자를 충분히 제거하고,
    상기 셀은 소거 상태로 되는 것을 특징으로 하는 플래시 메모리 셀 어레이의 메모리 셀 소거 방법.
  21. 제 20 항에 있어서,
    상기 제 1 웰은 제 2 도전형을 갖는 제 2 웰 내에 형성되고,
    상기 제 1 웰은 상기 플로팅 게이트로 흐르는 프리-프로그래밍 전류의 양을 증가시키기 위하여 상기 제 2 웰에 대하여 순방향으로 바이어스되는 것을 특징으로 하는 플래시 메모리 셀 어레이의 메모리 셀 소거 방법.
  22. 제 20 항에 있어서,
    상기 셀은 상기 어레이 내의 섹터에 위치하고, 상기 셀은 상기 섹터 내의 다른 메모리 셀들과 동시에 프리-프로그래밍되는 것을 특징으로 하는 플래시 메모리 셀 어레이의 메모리 셀 소거 방법.
  23. 제 22 항에 있어서,
    상기 어레이는 다수 개의 섹터들을 포함하고, 상기 프리-프로그래밍은 상기 섹터내의 메모리 셀들의 플로팅 게이트들로 주입되는 전류에 의해 수행되는 것을 특징으로 하는 플래시 메모리 셀 어레이의 메모리 셀 소거 방법.
  24. 제 22 항에 있어서,
    상기 섹터 내의 셀들의 프리-프로그래밍은 상기 섹터 내의 셀당 2 마이크로세컨드 이내체 수행되는 것을 특징으로 하는 플래시 메모리 셀 어레이의 메모리 셀 소거 방법.
  25. 제 20 항에 있어서,
    상기 셀들은 3 볼트 이하의 노말 전압에서 동작하고,
    프리-프로그램되어 주입되는 전류를 발생하기 위한 챠지 펌프가 사용되지 않는 것을 특징으로 하는 플래시 메모리 셀 어레이의 메모리 셀 소거 방법.
  26. 제 20 항에 있어서,
    상기 셀들에 데이터가 저장되는 것에 대응하는 상기 셀들이 프로그램된 상태로 되도록 데이터 프로그래밍 신호를 상기 셀들로 제공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 플래시 메모리 셀 어레이의 메모리 셀 소거 방법.
  27. 제 20 항에 있어서,
    상기 프리-프로그래밍 전류는 바이폴라인 것을 특징으로 하는 플래시 메모리 셀 어레이의 메모리 셀 소거 방법.
  28. 제 1 도전형을 갖는 제 1 웰 상에 형성되고, 플로팅 게이트, 제어 게이트 및 채널을 통하여 드레인에 연결되는 소스를 포함하는 플래시 메모리 셀 어레이의 섹터 내에 포함되는 메모리 셀들의 소거 방법에 있어서:
    컨디션 전류가 제 1 동작 동안 상기 제 1 웰을 통하여 상기 섹터 내에 포함되는 모든 셀들의 플로팅 게이트로 주입되도록 하여, 상기 셀들이 프리-프로그램된 상태로 설정되도록 상기 제 1 웰과 상기 셀들을 바이어스하는 단계 및;
    상기 섹터 내에 포함되는 셀들의 플로팅 게이트들이 소거 상태로 설정되도록 제 2 동작 동안 드레솔드 조절 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 셀들의 소거 방법.
  29. 제 28 항에 있어서,
    상기 섹터 내의 소거된 셀들의 드레솔드 전압 편차는 상기 셀들로 거의 동시에 제공되는 컨티션 전류에 의해 최소화되는 것을 특징으로 하는 플래시 메모리 셀 어레이의 섹터 내에 포함되는 메모리 셀들의 소거 방법.
  30. 제 28 항에 있어서,
    상기 셀들은 채널 핫 전자를 사용하지 않고 프리-프로그램된 상태로 놓여지는 것을 특징으로 하는 플래시 메모리 셀 어레이의 섹터 내에 포함되는 메모리 셀들의 소거 방법.
  31. 제 28 항에 있어서,
    상기 제 1 웰은 상기 플로팅 게이틔로 흐르는 컨디션 전류의 양을 증가시키기 위하여 상기 제 2 웰에 대하여 순방향으로 바이어스되는 것을 특징으로 하는 플래시 메모리 셀 어레이의 섹터 내에 포함되는 메모리 셀들의 소거 방법.
  32. 제 28 항에 있어서,
    상기 섹터에 포함되는 셀들의 플로팅 게이트, 소스 및 드레인 각각은 상기 컨디션 전류가 흐르는 동안 포지티브로 바이어스되는 것을 특징으로 하는 플래시 메모리 셀 어레이의 섹터 내에 포함되는 메모리 셀들의 소거 방법.
  33. 제 28 항에 있어서,
    상기 섹터에 포함되는 셀들은 100 밀리세컨드 이내에 프리-프로그램되는 것을 특징으로 하는 플래시 메모리 셀 어레이의 섹터 내에 포함되는 메모리 셀들의 소거 방법.
  34. 제 28 항에 있어서,
    상기 셀들은 3 볼트 이하의 노말 전압에서 동작하고, 상기 컨디션 전류를 발생하기 위한 챠지 펌프가 사용되지 않는 것을 특징으로 하는 플래시 메모리 셀 어레이의 섹터 내에 포함되는 메모리 셀들의 소거 방법.
  35. 제 28 항에 있어서,
    상기 셀들에 데이터가 저장된 것에 대응하는 프로그램된 상태가 되도록 상기 섹터 내의 셀들로 데이터 프로그래밍 신호를 제공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 플래시 메모리 셀 어레이의 섹터 내에 포함되는 메모리 셀들의 소거 방법.
  36. 반도체 집적 회로에 있어서:
    전도 드레솔드 전압, 제어 게이트, 플로팅 게이트, 소스 및 드레인을 갖는 플래시 메모리 셀의 어레이와;
    상기 어레이와 연결되고, 전원 공급 장치, 행 및 열 어드레스 디코더, 복수 개의 카운터 및 타이머, 다수 개의 센스 증폭기, 입/출력 버퍼 그리고 기준 셀 어레이를 포함하는 주변 회로 및;
    상기 셀들의 드레솔드 전압을 조절하기 위한 제어 회로를 포함하되,
    상기 제어 회로는,
    상기 채널 내에 핫 전자들이 발생하지 않고 상기 플로팅 게이트로 전류를 주입하는 컨디션 신호의 발생에 의해서, 상기 셀들의 드레솔드 전압이 섹터 단위로 프리-프로그램될 수 있도록 형성되는 것을 특징으로 하는 반도체 집적 회로.
  37. 제 36 항에 있어서,
    상기 제어 회로는 상기 셀들의 드레솔드 전압이 컨디션 신호에 이어서 발생되는 소거 신호에 의해서 소거된 상태로 설정될 수 있도록 형성되는 것을 특징으로 하는 반도체 집적 회로.
  38. 제 36 항에 있어서,
    상기 셀들은 제 1 도전형의 제 1 웰 내에 위치하고,
    상기 제 1 웰은 제 2 도전형을 갖는 제 2 웰 내에 위치하고,
    상기 제 1 웰은 상기 플로팅 게이트들로 흐르는 전류의 양을 증가시키기 위하여 상기 제 2 웰에 대하여 순방향으로 바이어스되는 것을 특징으로 하는 반도체 집적 회로.
  39. 제 36 항에 있어서,
    상기 셀의 플로팅 게이트, 소스 및 드레인은 상기 컨디션 신호가 발생될 때 포지티브로 바이어스되는 것을 특징으로 하는 반도체 집적 회로.
  40. 제 36 항에 있어서,
    상기 섹터 내의 셀들의 드레솔드 전압은 상기 섹터내의 셀 당 2 마이크로세컨드 이내로 조절되는 것을 특징으로 하는 반도체 집적 회로.
  41. 제 36 항에 있어서,
    상기 셀들은 3 볼트 이하의 노말 전압에서 동작하고,
    상기 주입 전류를 발생하기 위한 챠지 펌프가 사용되지 않는 것을 특징으로 하는 반도체 집적 회로.
  42. 제 36 항에 있어서,
    상기 제어 회로는,
    상기 셀들이 프로그램되어 데이터를 저장하도록 데이터 프로그래밍 신호를 제공하는 것을 특징으로 하는 반도체 집적 회로.
  43. 제 36 항에 있어서,
    상기 컨디션 신호는 바이폴라인 것을 특징으로 하는 반도체 집적 회로.
  44. 플래시 메모리 집적 회로를 제조하는 방법에 있어서,
    전도 드레솔드 전압, 제어 게이트, 소스 및 드레인을 갖는 플래시 메모리 셀들의 어레이를 제공하는 단계와;
    전원 공급 수단, 행 및 열 어드레스 디코더들, 다수 개의 카운터 및 타이머, 다수개의 센스 증폭기 및 기준 셀 어레이를 포함하는 상기 집적 회로내의 주변 회로를 제공하는 단계 및;
    상기 셀들의 드레솔드 전압을 조절하기 위한 제어 회로를 제공하는 단계를 포함하되,
    상기 제어 회로는,
    상기 채널 내의 핫 전자의 발생없이 상기 플로팅 게이트로 주입되는 컨디션 신호의 발생에 의해서, 상기 셀들의 드레솔드 전압이 섹터 단위로 프리-프로그램된 상태로 설정될 수 있도록 형성되는 것을 특징으로 하는 플래시 메모리의 집적 회로 제조 방법.
  45. 제 44 항에 있어서,
    상기 제어 회로는, 상기 셀들의 드레솔드 전압이 상기 컨디션 신호 다음의 소거 신호에 의해 소거 상태로 설정될 수 있도록 형성되는 것을 특징으로 하는 플래시 메모리의 집적 회로 제조 방법.
  46. 제 44 항에 있어서,
    상기 셀들은 제 1 전도형의 제 1 웰 내에 제공되고,
    상기 제 1 웰은 제 2 전도형을 갖는 제 2 웰 내에 위치하고,
    상기 제 1 웰은 상기 플로팅 게이트로 흐르는 전류의 양을 증가시키기 위하여 상기 제 2 웰에 대해 순방향으로 바이어스되는 것을 특징으로 하는 플래시 메모리의 집적 회로 제조 방법.
  47. 제 44 항에 있어서,
    상기 섹터 내의 셀들은 상기 섹터 내의 셀 당 2 마이크로세컨드 이내에 프리-프로그램되도록 조절될 수 있는 것을 특징으로 하는 플래시 메모리의 집적 회로 제조 방법.
  48. 제 44 항에 있어서,
    상기 셀들은 3 볼트 이하의 노말 전압에서 동작하고,
    상기 주입 전류를 발생하기 위한 챠지 펌프가 사용되지 않는 것을 특징으로 하는 플래시 메모리의 집적 회로 제조 방법.
  49. 플래시 메모리 셀 어레이에 사용되고, 제 1 도전형의 제 1 웰 내에 위치하는 플래시 메모리 셀에 있어서,
    셀 전하를 저장하기 위한 플로팅 게이트와;
    셀 드레솔드 전압 조절 신호를 제공하는 제어 게이트와;
    셀 채널을 통하여 연결되는 소스 및 드레인을 포함하고,
    상기 셀 전하는,
    상기 셀의 드레솔드 전압과 상기 셀의 상태에 의해 결정되고,
    상기 전압 조절 신호가 프리-프로그램된 상태의 셀로 제공될 때 상기 제 1 웰로부터 상기 플로팅 게이트로 주입되는 전류에 의해 조절될 수 있는 것을 특징으로 하는 플래시 메모리 셀.
  50. 제 49 항에 있어서,
    상기 채널 내의 핫 전자의 발생은 상기 셀이 프리-프로그램된 상태일 때 최소화되는 것을 특징으로 하는 플래시 메모리 셀.
  51. 제 49 항에 있어서,
    상기 셀이 프리-프로그램된 다음 소거될 때 상기 셀 전하는 소거 신호에 의해서 조절되는 것을 특징으로 하는 플래시 메모리 셀.
  52. 제 49 항에 있어서,
    상기 제 1 웰은 제 2 전도형의 제 2 웰 내에 위치하고, 상기 전류는 상기 제 2 웰로부터 상기 제 1 웰을 통하여 상기 플로팅 게이트로 주입되는 바이폴라 전류인 것을 특징으로 하는 플래시 메모리 셀.
  53. 제 49 항에 있어서,
    상기 셀의 플로팅 게이트, 소스 그리고 드레인은 상기 플로팅 게이트로 주입되는 전류의 총합을 증가시키기 위해 상기 제 1 웰에 대하여 포지티브로 바이어스되는 것을 특징으로 하는 플래시 메모리 셀.
  54. 제 49 항에 있어서,
    상기 셀은 2 마이크로세컨드 이내에 프리-프로그램되도록 설정되는 것을 특징으로 하는 플래시 메모리 셀.
  55. 제 49 항에 있어서,
    상기 셀은 3 볼트 이하의 노말 전압에서 동작하고, 주입 전류를 발생하기 위한 챠지 펌프가 사용하되지 않는 것을 특징으로 하는 플래시 메모리 셀.
  56. 플래시 메모리 셀 어레이에 있어서,
    제 1 전도형의 제 1 웰 내에 위치하고, 전기적으로 변경될 수 있는 복수 개의 섹터들을 포함하되,
    상기 섹터들 내의 셀들은,
    상기 셀의 드레솔드 전압과 상기 셀이 프리-프로그램된 상태인지 또는 논-프리-프로그램된 상태인지의 여부에 따라 결정되는 셀 전하를 저장하기 위한 플로팅 게이트와;
    드레솔드 전압 조절 신호를 제공하는 제어 게이트 및;
    셀 채널을 통하여 연결되는 소스 및 드레인을 포함하되;
    상기 전압 조절 신호가 제공되어 상기 셀들이 프리-프로그램된 상태로 될 때, 상기 웰로부터 상기 플로팅 게이트로 주입되는 전류에 의하여 하나의 섹터 내의 각 셀들의 전하가 거의 동시에 조절되는 것을 특징으로 하는 플래시 메모리 셀 어레이.
  57. 제 56 항에 있어서,
    상기 채널의 핫 일렉트론의 발생은 상기 섹터 내의 셀들이 프리-프로그램된 상태가 될 때 최소화되는 것을 특징으로 하는 플래시 메모리 셀 어레이.
  58. 제 56 항에 있어서,
    상기 섹터 내의 셀들의 플로팅 게이트의 전하는,
    상기 셀들이 프리-프로그램된 상태로 된 후 소거 신호에 의해 소거 상태로 될 때, 조절될 수 있는 것을 특징으로 하는 플래시 메모리 셀 어레이.
  59. 제 56 항에 있어서,
    상기 제 1 웰은 제 2 전도형을 갖는 제 2 웰 내에 위치하고,
    상기 제 1 웰은 플로팅 게이트로 주입되는 전류의 양을 증가시키기 위해 상기 제 2 웰에 대하여 순방향으로 바이어스되는 것을 특징으로 하는 플래시 메모리 셀 어레이.
  60. 제 56 항에 있어서,
    상기 섹터 내의 셀들의 플로팅 게이트, 소스 및 드레인은 상기 조절 신호가 발생될 때, 포지티브로 바이어스되는 것을 특징으로 하는 플래시 메모리 셀 어레이.
  61. 제 56 항에 있어서,
    상기 셀들은 상기 전하가 조절되는 동안 상기 제 1 웰에 대하여 역방향으로 바이어스되는 것을 특징으로 하는 플래시 메모리 셀 어레이.
  62. 제 56 항에 있어서,
    상기 섹터 내의 셀들은 100 밀리세컨드 이내에 프리-프로그램될 수 있는 것을 특징으로 하는 플래시 메모리 셀 어레이.
  63. 제 56 항에 있어서,
    상기 셀들은 3 볼트 보다 낮은 노말 전압에서 동작하고,
    상기 주입 전류를 발생하기 위한 챠지 펌프가 사용되지 않는 것을 특징으로 하는 플래시 메모리 셀 어레이.
  64. 제 56 항에 있어서,
    상기 조절 신호는 바이폴라인 것을 특징으로 하는 플래시 메모리 셀 어레이.
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