KR19990073662A - Asymmetric junction formation method of MOS transistor - Google Patents
Asymmetric junction formation method of MOS transistor Download PDFInfo
- Publication number
- KR19990073662A KR19990073662A KR1019980006736A KR19980006736A KR19990073662A KR 19990073662 A KR19990073662 A KR 19990073662A KR 1019980006736 A KR1019980006736 A KR 1019980006736A KR 19980006736 A KR19980006736 A KR 19980006736A KR 19990073662 A KR19990073662 A KR 19990073662A
- Authority
- KR
- South Korea
- Prior art keywords
- source
- gate electrode
- semiconductor substrate
- drain
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 title claims 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 26
- 230000005684 electric field Effects 0.000 claims abstract description 13
- 230000004888 barrier function Effects 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- 238000001259 photo etching Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000000969 carrier Substances 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 소자의 트랜지스터 형성 방법에서 게이트 전극과 드레인 영역 사이의 전계를 낮게 하기 위한 것으로, 소자 영역이 정의된 반도체 기판에 게이트 전극을 형성한 후, 게이트 전극을 중심으로 일측의 반도체 기판만 드러나게 제 1감광막 패턴을 형성하고, 이를 베리어로 드러난 반도체 기판에 이온 주입을 하여 제 1소스 또는 드레인 영역을 형성한다. 그리고, 게이트 전극을 중심으로 제 1소스 또는 드레인 영역이 형성된 반대측 반도체 기판만 드러나게 제 2감광막 패턴을 형성한 후, 이를 베리어로 드러난 반도체 기판에 제 1소스 또는 드레인 영역을 형성할 경우와는 다른 이온 양과 에너지로 이온 주입을 하여 제 2드레인 또는 소스 영역을 형성한다. 이렇게 함으로써 게이트 전극을 중심으로 비대칭의 접합을 형성하여 모스 트랜지스터의 게이트 전극과 드레인 영역 사이에서 존재하는 최대 전계에 의한 핫 캐리어를 최소화함으로써 반도체 소자의 신뢰도롤 향상시킬 뿐만 아니라 핫 캐리어 현상으로 인한 게이트 산화막의 퇴화를 저감시켜 반도체 소자의 수명을 연장할 수 있다.In the method of forming a transistor of a semiconductor device, the electric field between the gate electrode and the drain region is lowered. After forming a gate electrode on a semiconductor substrate in which the device region is defined, the first photoresist film exposes only one semiconductor substrate around the gate electrode. A pattern is formed and ion implanted into the semiconductor substrate exposed as a barrier to form a first source or drain region. The second photoresist pattern is formed to expose only the opposite semiconductor substrate on which the first source or drain region is formed around the gate electrode, and then the ion is different from that of forming the first source or drain region on the semiconductor substrate exposed as the barrier. Ion implantation with the amount and energy forms the second drain or source region. In this way, an asymmetric junction is formed around the gate electrode to minimize hot carriers due to the maximum electric field existing between the gate electrode and the drain region of the MOS transistor, thereby improving the reliability of the semiconductor device, as well as the gate oxide film due to the hot carrier phenomenon. The deterioration of the semiconductor device can be reduced to extend the life of the semiconductor device.
Description
본 발명은 모스 트랜지스터를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 트랜지스터 제조 방법에서 전기적 특성을 형성하는 도핑을 이용한 반도체 소자의 접합을 형성하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a MOS transistor, and more particularly to a method of forming a junction of a semiconductor device using doping to form electrical characteristics in the transistor manufacturing method of the semiconductor device.
일반적으로 모스 트랜지스터는 필드 효과 트랜지스터의 일종으로, 반도체 기판에 형성된 소스/드레인 영역과, 이 소스/드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트 전극이 형성된 구조를 가진다.Generally, a MOS transistor is a type of field effect transistor, and has a structure in which a source / drain region formed in a semiconductor substrate and a gate oxide film and a gate electrode are formed on a semiconductor substrate in which the source / drain region is formed.
또한, 소스/드레인 영역의 안쪽에 이온 농도가 엷은 LDD 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.In addition, a MOS transistor having a structure having an LDD region having a thin ion concentration inside the source / drain region is mainly used.
상기와 같은 모스 트랜지스터는 채널의 종류에 따라 N 채널 모스 트랜지스터와 P 채널 모스 트랜지스터로 나눌 수 있으며, 상기 각 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 CMOS(complementary metal oxide semiconductor) 트랜지스터라 한다.The MOS transistor may be divided into an N-channel MOS transistor and a P-channel MOS transistor according to the type of channel. When the MOS transistor of each channel is formed on one substrate, it is called a complementary metal oxide semiconductor (CMOS) transistor. .
그러면, 첨부된 도 1a 내지 도 1c를 참조하여 종래의 일반적인 모스 트랜지스터를 제조하는 방법을 설명하면 다음과 같다.Next, a method of manufacturing a conventional general MOS transistor will be described with reference to the accompanying FIGS. 1A to 1C.
먼저, 도 1a에서와 같이 트랜치 또는 필드 산화막으로 소자 분리된 반도체 기판(1)의 소자 영역에 게이트 영역의 유전체 역할을 하는 게이트 산화막(2)을 양질의 순수한 SiO2막으로 200Å 내지 600Å 정도의 얇은 막으로 형성한다. 그리고, 게이트 산화막(2) 상부에 트랜지스터의 게이트 전극으로 이용하기 위한 폴리실리콘층(3)을 약 625℃에서 LPCVD(low pressure chemical vapor deposition)법으로 2000Å 내지 6000Å 정도의 두께로 증착시킨다.First, as shown in FIG. 1A, a gate oxide film 2 serving as a dielectric of a gate region in a device region of a semiconductor substrate 1 separated by a trench or a field oxide film is thinned to a thickness of about 200 to 600 microns with a high-quality pure SiO 2 film. Form into a film. Then, a polysilicon layer 3 for use as a gate electrode of the transistor is deposited on the gate oxide film 2 at a thickness of about 2000 Pa to 6000 Pa by low pressure chemical vapor deposition (LPCVD) at about 625 ° C.
그 다음, 폴리실리콘층(3) 상부에 감광막(4)을 도포한 후, 게이트 전극을 정의하기 위한 게이트 마스크를 통해 사진 현상하여 감광막 패턴(4)을 형성한다. 그리고, 형성된 감광막 패턴(4)을 베리어로 하여 폴리실리콘층(3)과 게이트 산화막(2)을 식각하여 도 1b에서와 같이 게이트 전극(3)을 형성한 후, 남은 감광막 패턴(14)을 제거한다.Then, after the photosensitive film 4 is applied on the polysilicon layer 3, the photosensitive film pattern 4 is formed by photo development through a gate mask for defining a gate electrode. The polysilicon layer 3 and the gate oxide film 2 are etched using the formed photoresist pattern 4 as a barrier to form the gate electrode 3 as shown in FIG. 1B, and then the remaining photoresist pattern 14 is removed. do.
그 다음, 형성된 게이트 전극(3)을 베리어로 하여 반도체 기판(1)에 불순물을 이온 주입한 후, 열 확산 시켜 적절한 저항치와 접합 깊이가 조절된 소스/드레인 영역(5, 6)을 형성하여 모스 트랜지스터의 게이트 전극(3)과 소스 드레인 영역(5, 6)에서의 접합을 형성한다.Next, impurities are implanted into the semiconductor substrate 1 using the formed gate electrode 3 as a barrier, and then thermally diffused to form source / drain regions 5 and 6 having appropriate resistance values and junction depths. A junction is formed in the gate electrode 3 and the source drain regions 5 and 6 of the transistor.
이후, 폴리실리콘과 금속막간의 절연을 위한 절연막을 증착하고, 반도체 소자의 전극 연결을 위한 콘택트 홀을 형성한 후, 금속막을 증착하여 전극을 형성함으로써 반도체 소자를 완성한다.Thereafter, an insulating film for insulation between the polysilicon and the metal film is deposited, a contact hole for connecting the electrode of the semiconductor device is formed, and then a metal film is deposited to form the electrode to complete the semiconductor device.
이와 같은 종래의 방법에 따라 모스 트랜지스터를 제조할 경우 게이트 전극을 중심으로 양측으로 동일한 불순물 양을 동일한 에너지로 이온 주입하여 소스/드레인 영역을 형성하므로 동일한 전계를 갖는 게이트 전극이 형성되어 게이트 전극과 드레인 영역이 만나는 접합 부위에서는 최대 전계가 발생하여 이곳을 지나는 전류 흐름에 의하여 게이트 산화막에 대한 신뢰도를 떨어뜨리고, 소자의 수명을 단축시킨다. 또한, 접합 부위에서의 고 전계 발생으로 인하여 핫 캐리어(hot carrier) 현상에 의한 퇴화 현상에 의해 게이트 전극에 대한 게이트 산화막 사용에 한계성이 있다.When manufacturing a MOS transistor according to the conventional method as described above, a source / drain region is formed by ion implanting the same impurity amounts to both sides around the gate electrode with the same energy to form a gate electrode having the same electric field, thereby forming the gate electrode and the drain. At the junction where the regions meet, a maximum electric field is generated, which reduces the reliability of the gate oxide film and shortens the lifetime of the device due to the current flowing therethrough. In addition, there is a limit to the use of the gate oxide film for the gate electrode due to the deterioration phenomenon caused by the hot carrier phenomenon due to the generation of a high electric field at the junction.
그리고, 게이트 전극과 소스 또는 드레인 영역이 만나는 접합 부위 중 최대의 전계를 형성하는 지점에서 각종 누설 전류가 발생하여 소자 동작에 대한 신뢰도를 감소시킨다.In addition, various leakage currents are generated at the point of forming the largest electric field among the junction sites where the gate electrode and the source or drain region meet, thereby reducing the reliability of device operation.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자의 트랜지스터 형성 방법에서 게이트 전극과 드레인 영역 사이의 전계를 낮게 하여 소자의 전류 특성을 향상시킴과 동시에 소자의 수명과 신뢰도를 향상시키는 데 있다.The present invention has been made to solve the above problems, and its object is to reduce the electric field between the gate electrode and the drain region in the method of forming a transistor of a semiconductor device, thereby improving the current characteristics of the device and at the same time improving the lifetime and reliability of the device. To improve.
도 1a 내지 도 1c는 종래의 일반적인 모스 트랜지스터를 제조하는 방법을 도시한 공정 순서도이고,1A to 1C are process flowcharts illustrating a method of manufacturing a conventional general MOS transistor,
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 비대칭 접합 형성 방법에 따라 모스 트랜지스터를 제조하는 방법을 도시한 공정 순서도이다.2A to 2E are flowcharts illustrating a method of manufacturing a MOS transistor according to an asymmetric junction forming method according to an embodiment of the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 모스 트랜지스터에서 게이트 전극을 중심으로 하여 이온 주입의 비대칭성을 갖는 소스/드레인 영역을 형성한 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized in that the source / drain region having an asymmetry of ion implantation is formed around the gate electrode in the MOS transistor.
상기에서 비대칭성을 갖는 소스/드레인 영역을 형성하기 위하여 선택적으로 소스 또는 드레인 영역을 형성시 서로 다른 양과 에너지로 이온을 주입하는 것이 바람직하다.In order to form a source / drain region having an asymmetry above, it is preferable to implant ions in different amounts and energies when forming the source or drain region selectively.
상기에서 게이트 전극을 중심으로 드레인 영역을 소스 영역 보다 작은 이온 양과 에너지로 이온을 주입하는 것이 바람직하다.In the above, it is preferable to inject ions into the drain region with a smaller amount of ions and energy than the source region around the gate electrode.
이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
먼저, 도 2a에서와 같이 트랜치 또는 필드 산화막으로 소자 분리된 반도체 기판(11)의 소자 영역에 게이트 영역의 유전체 역할을 하는 게이트 산화막(12)을 양질의 순수한 SiO2막으로 200Å 내지 600Å 정도의 얇은 막으로 형성한다. 그리고, 게이트 산화막(12) 상부에 트랜지스터의 게이트 전극으로 이용하기 위한 폴리실리콘층(13)을 약 625℃에서 LPCVD(low pressure chemical vapor deposition)법으로 2000Å 내지 6000Å 정도의 두께로 증착시킨다.First, as shown in FIG. 2A, a gate oxide film 12 serving as a dielectric of a gate region in a device region of a semiconductor substrate 11 separated by a trench or a field oxide film is thinned to about 200 to 600 microns with a high-quality pure SiO 2 film. Form into a film. Then, a polysilicon layer 13 for use as a gate electrode of the transistor is deposited on the gate oxide film 12 at a thickness of about 2000 Pa to 6000 Pa by low pressure chemical vapor deposition (LPCVD) at about 625 ° C.
그 다음, 폴리실리콘층(13) 상부에 제 1감광막(14)을 도포한 후, 게이트 전극을 정의하기 위한 게이트 마스크를 통해 사진 현상하여 제 1감광막 패턴(14)을 형성한다. 그리고, 형성된 제 1감광막 패턴(14)을 베리어로 드러난 폴리실리콘층(13)을 식각하고, 다시 드러난 게이트 산화막(12)을 식각하여 도 2b에서와 같이 게이트 전극(13)을 형성한 후, 남은 제 1감광막 패턴(14)을 제거한다.Next, after the first photoresist layer 14 is coated on the polysilicon layer 13, the first photoresist layer pattern 14 is formed by photo development through a gate mask for defining a gate electrode. After etching the polysilicon layer 13 having the first photoresist pattern 14 formed as a barrier and etching the gate oxide layer 12 again, the gate electrode 13 is formed as shown in FIG. 2B. The first photosensitive film pattern 14 is removed.
그 다음, 게이트 전극(13)이 형성된 반도체 기판(11) 전면에 제 2감광막(15)을 도포한 후, 사진 현상하여 도 2c에서와 같이 게이트 전극(13)을 중심으로 소스 또는 드레인 영역이 형성될 일측의 반도체 기판(11)만 드러나도록 제 2감광막 패턴(15)을 형성한다. 그리고, 형성된 제 2감광막 패턴(15) 또는 제 2감광막 패턴(15)과 게이트 전극(13)을 베리어로 하여 드러난 반도체 기판(11) 부분에 불순물을 이온 주입한 후, 열 확산 시켜 적절한 저항치와 접합 깊이가 조절된 소스 또는 드레인 영역(16)을 형성한다.Next, after the second photosensitive film 15 is coated on the entire surface of the semiconductor substrate 11 on which the gate electrode 13 is formed, photo development is performed to form a source or drain region around the gate electrode 13 as shown in FIG. 2C. The second photoresist pattern 15 is formed to expose only the semiconductor substrate 11 on one side thereof. Then, an ion is implanted into the portion of the semiconductor substrate 11 exposed by using the formed second photoresist pattern 15 or the second photoresist pattern 15 and the gate electrode 13 as a barrier, followed by thermal diffusion to bond with an appropriate resistance value. Form a source or drain region 16 having a controlled depth.
그 다음, 남은 제 2감광막 패턴(15)을 제거하고, 게이트 전극(13)과 소스 또는 드레인 영역(16)이 형성된 반도체 기판(11) 전면에 제 3감광막(17)을 도포한 후, 사진 현상하여 도 2d에서와 같이 게이트 전극(13)을 중심으로 소스 또는 드레인 영역(16)이 형성된 반대측 반도체 기판(11)만 드러나도록 제 3감광막 패턴(17)을 형성한다. 그리고, 형성된 제 3감광막 패턴(17) 또는 제 3감광막 패턴(17)과 게이트 전극(13)을 베리어로 하여 드러난 반도체 기판(11) 부분에 불순물을 이온 주입한 후, 열 확산 시켜 적절한 저항치와 접합 깊이가 조절된 드레인 또는 소스 영역(18)을 형성하고, 도 2e에서와 같이 남은 제 3감광막 패턴(17)을 제거한다.Thereafter, the remaining second photoresist layer pattern 15 is removed, and the third photoresist layer 17 is coated on the entire surface of the semiconductor substrate 11 on which the gate electrode 13 and the source or drain region 16 are formed. As shown in FIG. 2D, the third photoresist pattern 17 is formed to expose only the opposite semiconductor substrate 11 having the source or drain region 16 formed around the gate electrode 13. Then, an ion is implanted into a portion of the semiconductor substrate 11 exposed by the third photoresist pattern 17 or the third photoresist pattern 17 and the gate electrode 13 as a barrier, and then thermally diffused to bond with an appropriate resistance value. The depth-adjusted drain or source region 18 is formed, and the remaining third photoresist pattern 17 is removed as shown in FIG. 2E.
이때, 소스 또는 드레인 영역(16)과 드레인 또는 소스 영역(18)을 형성은 게이트 전극(13)을 중심으로 서로 다른 양과 서로 다른 에너지로 이온을 주입하여 접합을 형성한다. 특히, 높은 전계가 걸리는 드레인 영역(16 또는 18)은 낮은 양의 이온을 주입하여 전계가 적게 걸리게 한다. 또한, 제 2감광막(15)에 의한 제 2감광막 패턴(15)과 제 3감광막(17)에 의한 제 3감광막 패턴(17)을 형성할 경우 마스크 정렬은 게이트 전극(13)의 선폭(critical dimension)에 해당하는 공정 마진을 가지고 수행한다.At this time, the source or drain region 16 and the drain or source region 18 are formed by implanting ions with different amounts and different energies around the gate electrode 13 to form a junction. In particular, the drain region 16 or 18, which takes a high electric field, injects a small amount of ions, so that the electric field is made small. In addition, when the second photoresist pattern 15 by the second photoresist film 15 and the third photoresist pattern 17 by the third photoresist film 17 are formed, the mask alignment is performed by the critical dimension of the gate electrode 13. Perform with process margin equal to
이후, 폴리실리콘과 금속막간의 절연을 위한 절연막을 증착하고, 반도체 소자의 전극 연결을 위한 콘택트 홀을 형성한 후, 금속막을 증착하여 전극을 형성함으로써 반도체 소자를 완성한다.Thereafter, an insulating film for insulation between the polysilicon and the metal film is deposited, a contact hole for connecting the electrode of the semiconductor device is formed, and then a metal film is deposited to form the electrode to complete the semiconductor device.
이와 같이 본 발명은 게이트 전극을 중심으로 비대칭의 접합을 형성하여 모스 트랜지스터의 게이트 전극과 드레인 영역 사이에서 존재하는 최대 전계에 의한 핫 캐리어를 최소화함으로써 반도체 소자의 신뢰도롤 향상시킬 뿐만 아니라 핫 캐리어 현상으로 인한 게이트 산화막의 퇴화를 저감시켜 반도체 소자의 수명을 연장할 수 있다.As described above, the present invention forms an asymmetric junction around the gate electrode to minimize hot carriers caused by the maximum electric field existing between the gate electrode and the drain region of the MOS transistor, thereby improving the reliability of the semiconductor device as well as the hot carrier phenomenon. The deterioration of the gate oxide film due to it can be reduced to extend the life of the semiconductor device.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006736A KR100296506B1 (en) | 1998-03-02 | 1998-03-02 | Method for forming asymmetry junction of mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006736A KR100296506B1 (en) | 1998-03-02 | 1998-03-02 | Method for forming asymmetry junction of mos transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990073662A true KR19990073662A (en) | 1999-10-05 |
| KR100296506B1 KR100296506B1 (en) | 2001-10-25 |
Family
ID=37528033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980006736A KR100296506B1 (en) | 1998-03-02 | 1998-03-02 | Method for forming asymmetry junction of mos transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100296506B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470388B1 (en) * | 2002-05-03 | 2005-02-07 | 주식회사 하이닉스반도체 | Dram cell having independent and asymmetric source/drain and method for forming the same |
-
1998
- 1998-03-02 KR KR1019980006736A patent/KR100296506B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470388B1 (en) * | 2002-05-03 | 2005-02-07 | 주식회사 하이닉스반도체 | Dram cell having independent and asymmetric source/drain and method for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100296506B1 (en) | 2001-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100272528B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100296506B1 (en) | Method for forming asymmetry junction of mos transistor | |
| KR100873356B1 (en) | Method for forming the high voltage transistor | |
| KR100592705B1 (en) | Method for fabricating self-alinged bipolar transistor | |
| KR19980053145A (en) | Manufacturing Method of Semiconductor Device | |
| KR20050045560A (en) | Method for implanting channel ions in recess gate type transistor | |
| KR100235620B1 (en) | Mosfet and method of manufacturing the same | |
| KR100469373B1 (en) | High Voltage Device and Method for the Same | |
| KR0166888B1 (en) | Thin film transistor & its making method | |
| KR100929422B1 (en) | Manufacturing method of semiconductor device | |
| KR100304974B1 (en) | Method for manufacturing mos transistor | |
| KR19990073661A (en) | Method for manufacturing MOS transistor of gate electrode structure with step | |
| KR20070002519A (en) | Method of manufacturing semiconductor device | |
| KR100261166B1 (en) | Method for fabricating semiconductor device | |
| KR100305205B1 (en) | Method for manufacturing semiconductor device | |
| KR100250728B1 (en) | Method for fabricating transistor of semiconductor device | |
| KR100287873B1 (en) | Method for fabricating semiconductor device | |
| KR100252857B1 (en) | Method for manufacturing semiconductor device | |
| KR100268924B1 (en) | method for manufacturing semiconductor device | |
| KR100395911B1 (en) | Method for manufacturing semiconductor device | |
| KR0150759B1 (en) | Method for manufacturing transistor | |
| KR100253348B1 (en) | Method of fabricating mos transistor | |
| KR100325444B1 (en) | Method for fabricating metal oxide semiconductor transistor of low doping drain structure | |
| KR20040002137A (en) | method for fabricating of semiconductor device | |
| KR19990069063A (en) | Morse transistor and its manufacturing method using trench gate structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120417 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |