KR19990069728A

KR19990069728A - Interlayer insulating film planarization method

Info

Publication number: KR19990069728A
Application number: KR1019980004162A
Authority: KR
Inventors: 류달래
Original assignee: 김규현; 아남반도체 주식회사
Priority date: 1998-02-12
Filing date: 1998-02-12
Publication date: 1999-09-06

Abstract

집적 회로에서의 배선을 다층화 하여 기판 내에 배치된 각 소자간의 조합에 자유도를 주어, 고밀도의 반도체 소자를 제조할 경우 각 금속 배선의 층간 절연막을 평탄화하는 방법에 관한 것으로, 폴리 실리콘과 금속막 또는 금속막과 금속막을 절연하기 위한 유전막을 증착한 다음, 상기 유전막 상부에 제 1포토 레지스터를 도포한다. 그리고, 노광 현상하여 금속배선이 밀집된 지역의 제 1포토 레지스터를 제거하고, 남은 제 1포토 레지스터와 유전막 상부에 제 2포토 레지스터를 도포한다. 그리고, 전면 식각한 다음, 남은 제 1, 제 2포토 레지스터를 제거한 다음 평탄화 공정을 함으로써 금속배선이 밀집된 지역과 그렇지 않은 지역간의 단차가 거의 없는 아주 우수한 정도의 평탄화를 이룰 수 있어 후속 콘택트 홀(스루 홀 또는 VIA 홀) 패턴 형성을 위한 마스크 공정의 마진을 향상시킬 수 있을 뿐만 아니라 그에 따라 소자의 수율 향상 및 신뢰성을 향상시킬 수 있다.The present invention relates to a method of planarizing the interlayer insulating film of each metal wiring when manufacturing a high-density semiconductor device by giving a degree of freedom to the combination of elements disposed in the substrate by multilayering the wiring in an integrated circuit. After depositing a dielectric film to insulate the film from the metal film, a first photoresist is applied on the dielectric film. Then, the photodevelopment is performed to remove the first photoresist in the area where the metal wiring is concentrated, and the second photoresist is applied on the remaining first photoresist and the dielectric film. After etching the entire surface, the remaining first and second photoresistors are removed, and then the planarization process is performed to achieve a very good level of planarization with little difference between the areas where the metal wiring is concentrated and the areas that are not. In addition to improving the margin of the mask process for forming a hole or a VIA hole) pattern, the yield and reliability of the device can be improved.

Description

Interlayer insulating film planarization method

본 발명은 반도체 소자 제조 공정에 관한 것으로, 더욱 상세하게는 집적 회로에서의 배선을 다층화 하여 기판 내에 배치된 각 소자간의 조합에 자유도를 주어, 고밀도의 반도체 소자를 제조할 경우 각 금속 배선의 층간 절연막을 평탄화하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing process, and more particularly, to provide a degree of freedom in the combination of elements disposed in a substrate by multilayering wirings in an integrated circuit. It relates to a method of planarizing.

일반적인 반도체 소자의 제조 공정에서 실리콘 기판 상에 1층만의 배선에서는 배선 패턴 설계상의 자유도가 작아, 실질적인 배선이 길어짐으로써 기판 내 소자의 레이아웃에도 큰 제약이 가해진다. 이것에 반해서 금속 배선을 다층화 하면 아주 효율이 높은 설계가 가능하다. 즉, 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 소자가 레이 아웃되기 때문에 집적도 및 밀도가 향상되어 칩 사이즈가 축소된다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고 할 수 있게 된다.In a typical semiconductor device manufacturing process, only one layer of wiring on a silicon substrate has a small degree of freedom in the design of the wiring pattern, and since the actual wiring is long, a great restriction is placed on the layout of the devices in the substrate. On the other hand, multi-layered metal wiring enables highly efficient designs. That is, since each device is laid out without considering the space for allowing wiring to pass on the chip, the degree of integration and density are improved and the chip size is reduced. This increases the degree of freedom in wiring, facilitates pattern design, and allows setting of wiring resistance, current capacity, and the like with a margin.

이러한 금속 배선의 다층화에서는 폴리 실리콘과 금속막 또는 금속막과 금속막 간의 절연을 위한 층간 절연막 표면의 요곡이 현저해지기 때문에 표면에서의 배선의 오픈이나 쇼트 등이 발생하게 되는 데, 층간 절연막의 표면을 평탄화 함으로써 이를 방지할 수 있다.In the multilayering of the metal wiring, the curvature of the surface of the interlayer insulating film for insulation between the polysilicon and the metal film or the metal film and the metal film becomes remarkable, so that opening or shorting of wiring on the surface occurs. This can be prevented by flattening.

그러면, 첨부된 도 2a ∼ 도 2e를 참조하여 종래의 일반적인 층간 절연막 평탄화 방법을 그 공정 순서에 따라 설명하면 다음과 같다.2A to 2E, a conventional general interlayer insulating film planarization method will be described in the order of the steps as follows.

먼저, 도 2a에서와 같이 하부 층간 절연막과 같은 하부 박막(1) 상에 전자선 증착법 또는 스퍼터링 방법에 의해 금속막을 증착한 다음, 포토리소그래피(photolithography) 공정에 의해 금속배선 패턴(2)을 형성한다. 그리고, 약 400℃의 낮은 온도에서 상압 화학 기상 증착법(APCVD : atmospheric pressure chemical vapor deposition)으로 도 2b에서와 같이 약 5wt(%) 인이 함유된 제 1유전막(3)을 증착시킨다.First, as shown in FIG. 2A, a metal film is deposited on the lower thin film 1 such as the lower interlayer insulating film by an electron beam deposition method or a sputtering method, and then a metallization pattern 2 is formed by a photolithography process. At a low temperature of about 400 ° C., a first dielectric film 3 containing about 5 wt% phosphorus is deposited by atmospheric pressure chemical vapor deposition (APCVD) as shown in FIG. 2B.

그 다음, 각 금속배선 패턴(2) 사이의 갭(gap)에 의해 이후 공정인 제 2유전막 증착시 발생되는 요곡을 최소화하기 위하여 SOG(spin on glass)에 의해 유기 용제로 녹인 유리를 회전 도포하고, 열처리하여 도 2c에서와 같이 각 금속배선 패턴(2) 사이의 갭에 절연막(4)을 형성한다.Next, in order to minimize the curvature generated during the subsequent deposition of the second dielectric film due to the gap between the metallization patterns 2, the glass melted with an organic solvent by spin on glass (SOG) is rotated and applied. Then, heat treatment is performed to form an insulating film 4 in the gap between the metallization patterns 2 as shown in FIG. 2C.

이후, 약 400℃의 낮은 온도에서 상압 화학 기상 증착법으로 도 2d에서와 같이 약 5wt(%) 인이 함유된 제 2유전막(5)을 10000Å ∼ 15000Å 이상 두껍게 증착하고, CMP(chemical mechanical polishing) 공정에 의해 도 2e에서와 같이 제 2유전막(5)을 평탄화 함으로써 층간 절연막을 완성한다.Subsequently, a second dielectric film 5 containing about 5 wt% phosphorus is deposited at a thickness of about 100 ° C. to about 15000 ° C. or more by atmospheric pressure chemical vapor deposition at a low temperature of about 400 ° C., and a chemical mechanical polishing (CMP) process. By the planarization of the second dielectric film 5 as shown in FIG. 2E, the interlayer insulating film is completed.

이와 같은 종래의 층간 절연막 평탄화 방법에서는 금속배선이 밀집된 지역이 그렇지 않은 지역보다 최종적으로 높은 단차를 유지하게 되고, 이렇게 될 경우, 후속 콘택트 홀(스루 홀 또는 VIA 홀) 형성을 위한 패턴 형성시 마스크 공정의 해상 한계와 초점 여유도를 위한 마진의 감소 요인으로 작용하여 결국 소자의 수율 및 신뢰성을 떨어뜨리는 요인이 된다.In the conventional method of planarization of the interlayer insulating film, a region where the metal wiring is densely maintained at a higher level than the region where the metal interconnection is not, and in this case, a mask process during pattern formation for forming subsequent contact holes (through holes or VIA holes) is performed. This reduces the margins for resolution limits and margin margins, which in turn lowers the yield and reliability of the device.

또한, 금속배선이 밀집된 지역과 그렇지 않은 지역간의 높은 단차가 심할 경우 금속배선의 오픈 또는 쇼트가 발생되어 소자의 수율 및 신뢰성을 떨어뜨리게 된다.In addition, if the high level difference between the area where the metal wiring is dense and the area that is not is severe, the opening or short of the metal wiring occurs to reduce the yield and reliability of the device.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 층간 절연막의 금속배선 밀집 지역과 그렇지 않은 지역간의 단차를 최소화하여 콘택트 홀(스루 홀 또는 VIA 홀) 패턴 형성을 위한 마스크 공정의 마진을 향상시키는 데 있다.The present invention has been made to solve the above problems, the object of which is to minimize the step difference between the metal wiring dense region of the interlayer insulating film and the other regions, the margin of the mask process for forming a contact hole (through hole or VIA hole) pattern To improve.

도 1a ∼ 도 1i는 본 발명의 일 실시예에 따른 층간 절연막 평탄화 방법을 개략적으로 도시한 공정 순서도이고,1A to 1I are process flowcharts schematically illustrating a method of planarizing an interlayer insulating film according to an embodiment of the present invention.

도 2a ∼ 도 2e는 종래의 일반적인 층간 절연막 평탄화 방법을 개략적으로 도시한 공정 순서도이다.2A to 2E are process flowcharts schematically showing a conventional general interlayer insulating film planarization method.

상기와 같은 목적을 달성하기 위하여, 본 발명은 폴리 실리콘과 금속막 또는 금속막과 금속막을 절연하기 위한 유전막을 증착한 다음, 금속배선 밀도에 따른 상기 유전막의 단차를 보상하기 위하여 금속배선이 밀집되지 않은 지역에 제 1포토 레지스터를 형성하고, 제 1포토 레지스터와 유전막 상부에 제 2포토 레지스터를 도포한 다음, 전면 식각하고, 남은 제 1, 제 2포토 레지스터를 제거한 후, CMP 공정에 의해 유전막을 평탄화하는 것을 특징으로 한다.In order to achieve the above object, the present invention deposits a dielectric film for insulating polysilicon and a metal film or a metal film and the metal film, and then the metal wiring is not dense to compensate for the step difference of the dielectric film according to the metal wiring density. The first photoresist is formed in the unheated area, the second photoresist is applied on the first photoresist and the dielectric film, and then etched, the remaining first and second photoresist are removed, and the dielectric film is removed by a CMP process. It is characterized by flattening.

상기에서 제 1포토 레지스터의 도포 두께는 3000Å ∼ 6000Å 정도로, 좀더 정확하게는 기 형성된 금속배선의 두께와 유사한 두께로 하는 것이 이상적이다.In the above, the coating thickness of the first photoresist is about 3000 kPa to 6000 kPa, more preferably, the thickness is similar to the thickness of the pre-formed metal wiring.

상기에서 제 2포토 레지스터의 도포 두께는 1000Å ∼ 5000Å 정도로, 좀더 정확하게는 2000Å ∼ 3000Å 정도로 하는 것이 이상적이다.It is ideal that the coating thickness of the second photoresist is about 1000 kPa to 5000 kPa and more precisely about 2000 kPa to 3000 kPa.

상기에서 전면 식각시 그 식각 선택비를 상기 제 1, 제 2포토 레지스터와 제 2유전막이 같거나 유사하게 하여, 3000Å ∼ 6000Å 정도로 식각하는 것이 이상적이다.In the above etching process, the etching selectivity is ideally equal to or similar to that of the first and second photoresistors and the second dielectric layer, and is preferably etched at about 3000 Pa to 6000 Pa.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 1a ∼ 도 1i는 본 발명의 일 실시예인 층간 절연막 평탄화 방법을 공정 순서에 따라 도시한 단면도로, 먼저, 도 1a에서와 같이 하부 층간 절연막과 같은 하부 박막(11) 상에 전자선 증착법 또는 스퍼터링 방법에 의해 금속막을 증착한 다음, 포토리소그래피(photolithography) 공정에 의해 금속배선 패턴(12)을 형성한다. 그리고, 약 400℃의 낮은 온도에서 상압 화학 기상 증착법(APCVD : atmospheric pressure chemical vapor deposition)으로 도 1b에서와 같이 약 5wt(%) 인이 함유된 제 1유전막(13)을 증착시킨다.1A to 1I are cross-sectional views illustrating an interlayer insulating film planarization method according to an exemplary embodiment of the present invention according to a process sequence. First, as shown in FIG. 1A, an electron beam deposition method or a sputtering method on a lower thin film 11 such as a lower interlayer insulating film. After the metal film is deposited, the metallization pattern 12 is formed by a photolithography process. At a low temperature of about 400 ° C., a first dielectric film 13 containing about 5 wt% phosphorus is deposited by atmospheric pressure chemical vapor deposition (APCVD) as shown in FIG. 1B.

그 다음, 각 금속배선 패턴(12) 사이의 갭(gap)에 의해 이후 공정인 제 2유전막 증착시 발생되는 요곡을 최소화하기 위하여 SOG(spin on glass)에 의해 유기 용제로 녹인 유리를 회전 도포하고, 열처리하여 도 1c에서와 같이 각 금속배선 패턴(12) 사이의 갭에 절연막(14)을 형성한다. 이후, 약 400℃의 낮은 온도에서 상압 화학 기상 증착법으로 도 1d에서와 같이 약 5wt(%) 인이 함유된 제 2유전막(15)을 10000Å ∼ 15000Å 이상 두껍게 증착한다.Next, in order to minimize the curvature generated during the subsequent deposition of the second dielectric film due to the gap between the metallization patterns 12, the glass melted with an organic solvent by spin on glass (SOG) is rotated and applied. Heat treatment is performed to form an insulating film 14 in the gap between the metallization patterns 12 as shown in FIG. 1C. Subsequently, at a low temperature of about 400 ° C., a second dielectric film 15 containing about 5 wt% phosphorus is deposited thickly by 10000 Pa to 15000 Pa by atmospheric pressure chemical vapor deposition.

그 다음, 도 1e에서와 같이 제 2유전막(15) 상에 제 1포토 레지스터(16)를 약 3000Å ∼ 6000Å 정도로 얇게 도포한다. 이때, 제 1포토 레지스터(16)의 두께는 기 형성된 금속배선(12)의 두께와 유사할 때가 가장 이상적이다. 이후, 금속배선(12)이 밀집되어 있는 부분만을 제거하기 위하여 설계 및 제작된 레티클(reticle)을 사용하여 도포된 제 1포토 레지스터(16)를 노광 현상하여 도 1f에서와 같이 금속배선(12)이 밀집되지 않은 부분의 제 1포토 레지스터(16)만 남게 한다.Next, as shown in FIG. 1E, the first photoresist 16 is thinly coated on the second dielectric film 15 to about 3000 kPa to 6000 kPa. At this time, the thickness of the first photoresist 16 is most ideal when the thickness is similar to the thickness of the pre-formed metal wiring 12. Subsequently, the first photoresist 16 coated using a reticle designed and manufactured to remove only the portion where the metal wiring 12 is dense is exposed and developed to expose the metal wiring 12 as shown in FIG. 1F. Only the first photo register 16 of this non-dense portion is left.

그 다음, 남은 제 1포토 레지스터(16)와 제 2유전막(15) 상부에 도 1g에서와 같이 제 2포토 레지스터(17)를 도포한다. 이때, 제 2포토 레지스터(17)는 약 1000Å ∼ 5000Å 정도, 좀더 정확하게는 약 2000Å ∼ 3000Å 정도의 두께로 얇게 도포한다. 이후, 도 1h에서와 같이 전면 식각(blanket etch)의 방법으로 약 3000Å ∼ 6000Å 정도로 식각한다. 이때, 식각 선택비는 제 2유전막(15)과 제 1, 제 2포토 레지스터(16, 17)가 유사한 조건일 때가 가장 이상적이다.Next, the second photoresist 17 is coated on the remaining first photoresist 16 and the second dielectric film 15 as shown in FIG. 1G. At this time, the second photoresist 17 is thinly coated with a thickness of about 1000 kPa to 5000 kPa, more precisely about 2000 kPa to 3000 kPa. Thereafter, as in FIG. 1H, etching is performed at about 3000 mV to 6000 mV by a method of blanket etching. In this case, the etching selectivity is most ideal when the second dielectric layer 15 and the first and second photoresist 16 and 17 have similar conditions.

이후, 남은 제 1포토 레지스터(16) 및 제 2포토 레지스터(17)를 제거한 다음, CMP 공정에 의해 제 2유전막(15)을 평탄화 함으로써 도 1i에서와 같이 층간 절연막을 완성한다.Thereafter, the remaining first photoresist 16 and the second photoresist 17 are removed, and then the second dielectric film 15 is planarized by a CMP process to complete the interlayer insulating film as shown in FIG. 1I.

이와 같이 본 발명은 폴리 실리콘과 금속막 또는 금속막과 금속막의 절연을 위한 유전막 증착 후 금속배선의 밀집 정도에 따른 단차를 포토 레지스터로 보상한 다음 평탄화 공정을 함으로써 금속배선이 밀집된 지역과 그렇지 않은 지역간의 단차가 거의 없는 아주 우수한 정도의 평탄화를 이룰 수 있어 후속 콘택트 홀(스루 홀 또는 VIA 홀) 패턴 형성을 위한 마스크 공정의 마진을 향상시킬 수 있을 뿐만 아니라 그에 따라 소자의 수율 향상 및 신뢰성을 향상시킬 수 있다.As described above, the present invention compensates the difference according to the density of the metal wiring with the photoresist after depositing the dielectric film for insulation between the polysilicon and the metal film or the metal film and the metal film with a photoresist, and then planarizes the area between the metal wiring and the non-dense area. A very good level of planarization with little step difference can be achieved, which not only improves the margin of the mask process for subsequent contact hole (through hole or VIA hole) pattern formation, but also improves device yield and reliability. Can be.

Claims

Depositing a metal film on the lower thin film, and then forming a metallization pattern by a photolithography process;

Depositing a first dielectric film on the lower thin film on which the metallization pattern is formed;

Forming an insulating film by SOG in the gap between the metallization patterns;

Depositing a thick second dielectric film on the entire surface of the lower thin film after forming the insulating film;

Applying a first photoresist on the second dielectric layer;

Exposing and developing the first photoresist to remove the first photoresist in an area where the metal wiring is dense;

Applying a second photoresist on the remaining first photoresist and the second dielectric film;

Etching the entire surface after applying the second photoresist and removing the remaining first and second photoresists;

And planarizing the second dielectric film from which the first and second photoresistors have been removed.

The method of claim 1, wherein the coating thickness of the first photoresist is about 3000 kPa to 6000 kPa in the first photoresist coating step.

The method of claim 1 or 2, wherein the first photoresist coating thickness is set to a thickness similar to the thickness of the metal wirings previously formed.

The method of claim 1, wherein the coating thickness of the second photoresist in the second photoresist coating step is about 1000 kPa to 5000 kPa.

The method of claim 1 or 4, wherein the coating thickness of the second photoresist is about 2000 kPa to about 3000 kPa.

The method of claim 1, wherein in the front surface etching step, an etch selectivity is equal to or similar to that of the first and second photoresistors.

The method of claim 1 or 6, wherein the thickness of the etched layer is about 3000 kPa to 6000 kPa in the entire surface etching step.