KR19990062214A

KR19990062214A - Metal wiring formation method of semiconductor device

Info

Publication number: KR19990062214A
Application number: KR1019970082525A
Authority: KR
Inventors: 마상훈
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26

Abstract

본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로서, 특히 금속 배선 형성 방법은 하부 반도체 소자와 상부 금속 배선을 절연하기 위한 평탄화된 층간 절연막을 형성하며, 층간 절연막 내에 금속 배선이 형성될 형태보다 0.3∼0.5 배 큰 폭을 가지는 트랜치를 균일하게 형성하며, 트랜치가 형성된 층간 절연막 위에 높이가 다른 금속 배선을 형성하는 것을 특징으로 한다. 따라서, 본 발명은 미세 금속 배선이 형성될 부위의 금속 배선의 측면 부분을 미리 층간 절연막으로 둘러싸이도록 형성하기 때문에 후속 열 공정을 실시하더라도 층간 절연막과 금속층의 열 팽창 계수 차이로 인해 금속 배선 에지 부분에서 발생하는 힐록이 감소된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, and in particular, the method for forming metal wirings forms a planarized interlayer insulating film for insulating the lower semiconductor element and the upper metal wiring, and is less than 0.3 in the interlayer insulating film. A trench having a width of ˜0.5 times larger is formed uniformly, and metal wirings having different heights are formed on the interlayer insulating film on which the trench is formed. Therefore, the present invention is formed so that the side portion of the metal wiring of the site where the fine metal wiring is to be formed to be surrounded by the interlayer insulating film in advance, so that even if a subsequent thermal process is performed, the metal wiring edge portion may differ due to the difference in coefficient of thermal expansion between the interlayer insulating film and the metal layer. The generated hillock is reduced.

Description

Metal wiring formation method of semiconductor device

본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로서, 특히 금속 배선 층 형성 후 열처리 공정에 의해 발생하는 힐록(Hillock) 현상을 미연에 방지할 수 있는 반도체 장치의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, and more particularly, to a method for forming metal wirings in a semiconductor device capable of preventing a hillock phenomenon caused by a heat treatment step after forming a metal wiring layer.

최근의 반도체 장치는 반도체 디자인 룰이 점점 미세화 됨에 따라 고집적화 및 다층의 복잡한 구조로 이루어지고 있다. 또한, 금속 배선은 고전류 밀도를 달성하기 위해 배선의 폭을 감소하면서 동시에 금속 두께를 증가시키고 있다.Recently, as semiconductor design rules become more sophisticated, semiconductor devices have become highly integrated and have a complicated structure of multiple layers. In addition, metal wirings are increasing the metal thickness while reducing the width of the wiring to achieve high current density.

그러나, 금속 배선 공정은 실리콘과 산화막 계면의 특성 안정화, 금속과 실리콘의 콘택 안정화 및 표면의 안정화를 위해 고온의 열 공정을 실시하게 되는데, 이러한 공정은 실리콘 기판의 열 팽창 계수와 절연막/금속층의 열 팽창 계수의 차이에 따라 금속 배선 영역의 측면으로 힐록 현상을 발생시킨다. 이 힐록 현상은 후속 공정, 예를 들면 층간 절연막의 형성시 금속 배선의 에지 부분에 공극(Void)을 유발하여 소자의 신뢰성을 저하시키는 문제점이 있었다.However, the metal wiring process is subjected to a high temperature thermal process for stabilizing the characteristics of the silicon and oxide interface, the contact stabilization of the metal and silicon, and the surface stabilization, which is a thermal expansion coefficient of the silicon substrate and the heat of the insulating film / metal layer The difference in the coefficient of expansion causes a hillock phenomenon on the side of the metal wiring region. This hillock phenomenon has a problem of lowering the reliability of the device by causing voids in the edge portion of the metal wiring during the subsequent process, for example, the formation of the interlayer insulating film.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 금속 배선 형성 후 열 공정에 의해 금속 배선의 에지 부분에서 발생하는 힐록 현상을 방지할 수 있는 반도체 장치의 금속 배선 형성 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring in a semiconductor device capable of preventing the hillock phenomenon occurring at the edge portion of the metal wiring by a thermal process after forming the metal wiring in order to solve the problems of the prior art as described above. .

도 1 내지 도 3은 본 발명에 따른 반도체 장치의 금속 배선 형성 방법을 설명하기 위한 공정 순서도이다.1 to 3 are process flowcharts for explaining a metal wiring forming method of a semiconductor device according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 실리콘 기판10: silicon substrate

12: 층간 절연막12: interlayer insulating film

14: 트랜치14: trench

16: 금속층16: metal layer

16': 금속 배선16 ': metal wiring

18: 포토레지스트 패턴18: photoresist pattern

상기 목적을 달성하기 위하여 본 발명의 제조 방법은 하부 반도체 소자와 상부 금속 배선을 절연하기 위한 평탄화된 층간 절연막을 형성하는 단계; 상기 층간 절연막 내에 금속 배선이 형성될 형태보다 0.3∼0.5 배 큰 폭을 가지는 트랜치를 균일하게 형성하는 단계; 및 상기 트랜치가 형성된 층간 절연막 위에 높이가 다른 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the manufacturing method of the present invention comprises the steps of: forming a planarized interlayer insulating film for insulating the lower semiconductor element and the upper metal wiring; Uniformly forming a trench having a width 0.3 to 0.5 times larger than a form in which the metal wiring is to be formed in the interlayer insulating film; And forming metal wires having different heights on the interlayer insulating film on which the trenches are formed.

본 발명의 제조 방법에 있어서, 상기 금속 배선은 층간 절연막의 트랜치 영역에 형성됨과 동시에 층간 절연막의 돌출 부위에 형성되는 것을 특징으로 한다.In the manufacturing method of the present invention, the metal wiring is formed in the trench region of the interlayer insulating film and is formed in the protruding portion of the interlayer insulating film.

본 발명은 금속 배선이 형성될 층간 절연막의 평탄화된 표면 내에 금속 배선이 형성될 영역 보다 크게 트랜치 영역을 형성한 후에 이 트랜치 영역에 금속 배선 패턴을 형성하므로서, 층간 절연막 내에 형성된 트랜치 영역에 의해 후속 열 공정시 층간 절연막의 열 팽창 계수와 금속층의 열 팽창 계수의 차이가 최소화되어 금속 배선의 측면에 힐록 현상이 방지한다.The present invention forms a trench region in the trench region after forming the trench region larger than the region in which the metal wiring is to be formed in the planarized surface of the interlayer insulating film on which the metal wiring is to be formed, thereby forming a subsequent row by the trench region formed in the interlayer insulating film. During the process, the difference between the thermal expansion coefficient of the interlayer insulating film and the thermal expansion coefficient of the metal layer is minimized to prevent the hillock phenomenon on the side of the metal wiring.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

우선, 반도체 기판에 일련의 반도체 소자 제조 공정을 실시하여 반도체 소자(도시되지 않음)를 제조한다. 그 다음 반도체 소자와 상부 배선을 전기적으로 절연하기 위해 기판(10) 전면에 층간 절연막(12)을 형성하고 CMP(Chemical Mechanical Polishing) 공정으로 표면을 평탄화시킨다. 계속해서 도 1에 나타난 바와 같이 사진 및 식각 공정으로 금속 배선이 형성될 영역의 소정 부위에 금속 배선의 최소 폭보다 0.3∼0.5 배 큰 폭(A)을 가지는 트랜치(14)를 형성한다. 이후 형성될 금속 배선의 최소 폭이 0.6㎛일 경우 트랜치(14)의 폭은 1㎛를 가지도록 한다.First, a semiconductor element (not shown) is manufactured by performing a series of semiconductor element manufacturing processes on a semiconductor substrate. Then, an interlayer insulating film 12 is formed on the entire surface of the substrate 10 to electrically insulate the semiconductor device and the upper wiring, and the surface is planarized by a chemical mechanical polishing (CMP) process. Subsequently, as shown in FIG. 1, a trench 14 having a width A 0.3 to 0.5 times larger than the minimum width of the metal wiring is formed in a predetermined portion of the region where the metal wiring is to be formed by a photo and etching process. After that, when the minimum width of the metal wire to be formed is 0.6 μm, the width of the trench 14 is 1 μm.

이어서 도 2에 나타난 바와 같이 트랜치(14)가 형성된 층간 절연막(12) 위에 금속층(16)을 증착한다. 그리고, 금속 배선 마스크를 이용한 사진 공정을 실시하여 상기 금속층(16) 위에 포토레지스트 패턴(18)을 형성한다. 이때, A는 금속 배선의 폭이 1㎛인 포토레지스트 패턴을 나타내며, B는 금속 배선의 폭이 0.6㎛인 포토레지스트 패턴을 나타낸다.Subsequently, as shown in FIG. 2, the metal layer 16 is deposited on the interlayer insulating layer 12 on which the trench 14 is formed. The photoresist pattern 18 is formed on the metal layer 16 by performing a photolithography process using a metal wiring mask. At this time, A represents a photoresist pattern having a width of 1 m of metal wiring, and B represents a photoresist pattern having a width of 0.6 m of metal wiring.

건식 식각 공정을 이용하여 상기 포토레지스트 패턴(18) 하부의 금속층(16)을 선택 식각하여 금속 배선(16')을 형성한다. 이때, 금속 배선(16')은 트랜치(14)가 형성된 층간 절연막(12) 내지 트랜치(14)에 의해 돌출된 층간 절연막(12)에 동시에 형성된다. 이로 인해 트랜치 영역에는 0.6㎛ 폭을 가지는 금속 배선(16')이 형성되며, 돌출 부위에는 1㎛ 폭을 가지는 금속 배선(16')이 형성됨에 따라 배선의 높이가 불균일한 금속 배선(16')이 형성된다. 또한, 트랜치 영역에 형성되는 폭이 좁은 금속 배선(16')은 하부면이 층간 절연막(12) 내에 둘러싸여 있기 때문에 후속 열 공정시 층간 절연막과 금속층의 열 팽창 계수 차이로 인해 금속 배선(16') 에지 부분에서 발생하는 힐록 현상이 줄어든다.The metal layer 16 under the photoresist pattern 18 is selectively etched using a dry etching process to form a metal wiring 16 ′. At this time, the metal wiring 16 ′ is simultaneously formed in the interlayer insulating film 12 having the trench 14 formed therein and the interlayer insulating film 12 protruding by the trench 14. As a result, a metal wiring 16 'having a width of 0.6 mu m is formed in the trench region, and a metal wiring 16' having a width of 1 mu m is formed in the protruding portion, so that the height of the wiring is uneven. Is formed. In addition, since the lower surface of the narrow metal wiring 16 'formed in the trench region is surrounded by the interlayer insulating film 12, the metal wiring 16' is formed due to the difference in coefficient of thermal expansion between the interlayer insulating film and the metal layer during the subsequent thermal process. The hillock phenomenon occurring at the edge portion is reduced.

본 발명은 미세 금속 배선의 힐록 현상을 미연에 방지할 수 있으므로 반도체 소자의 수율 및 신뢰성을 높일 수 있는 효과가 있다.The present invention can prevent the hillock phenomenon of the fine metal wiring in advance, thereby increasing the yield and reliability of the semiconductor device.

Claims

Forming a planarized interlayer insulating film for insulating the lower semiconductor device and the upper metal wiring;

Uniformly forming a trench having a width 0.3 to 0.5 times larger than a form in which the metal wiring is to be formed in the interlayer insulating film; And

Forming a metal wiring having a different height on the interlayer insulating film on which the trench is formed.

The method of claim 1, wherein the metal wiring is formed in the trench region of the interlayer insulating film and is formed in the protruding portion of the interlayer insulating film.