KR19990059039A - 칩싸이즈반도체패키지의 구조 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 칩싸이즈반도체패키지의 구조 및 그 제조 방법에 관한 것으로, Z축으로만 전도성을 갖는 접착제 및 가요성회로기판(Flexible Circuit Board)을 이용하여 반도체패키지를 제조함으로써 메인보드(Main) 등에의 실장밀도를 증가시키고, 각종 전자기기의 부피를 초소형화하기 위해 표면에 다수의 입/출력패드가 형성되어 있는 반도체칩과, 상기 입/출력패드가 형성되어 있는 반도체칩의 일면 전체에 접착되어 있으며 Z축으로만 전도성을 갖는 접착제와, 상기 접착제 상면에 접착되어 있으며, 가요성테이프를 중심으로 그 저면에는 상기 반도체칩의 입/출력패드와 대응하는 위치에 커넥팅패드가 형성되어 있고, 상기 커넥팅패드에는 카파트레이스가 연결되어 있으며 상기 카파트레이스의 단부에는 상기 가요성테이프를 관통하여 솔더볼랜드가 형성되어 있는 가요성회로기판과, 상기 가요성회로기판의 솔더볼랜드에 융착된 솔더볼을 포함하여 이루어진 칩싸이즈반도체패키지의 구조.

Description

칩싸이즈반도체패키지의 구조 및 그 제조 방법
본 발명은 칩싸이즈반도체패키지의 구조 및 그 제조 방법에 관한 것으로, 보다 상세하게 설명하면 Z축으로만 전도성을 갖는 접착제 및 가요성회로기판을 이용하여 반도체패키지를 제조함으로써 메인보드 등에의 실장밀도를 증가시키고, 각종 전자기기의 부피를 초소형화할 수 있는 칩싸이즈반도체패키지에 관한 것이다.
일반적으로 반도체패키지라 함은 각종 전자 회로 및 배선이 접착되어 형성된 단일 소자 및 집적 회로 등의 반도체칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 상기 반도체칩의 성능을 최적화, 극대화시키기 위해 리드프레임(Lead Frame)이나 인쇄회로기판(PCB ; Printed Circuit Board) 또는 가요성회로기판 등을 이용해 메인보드(Main Board)로의 입/출력단자를 형성하고 봉지수단(Encapsulant)으로 감싸서 수지봉지부가 형성된 것을 말한다.
이러한 반도체패키지는 전자기기의 고성능화와 경박단소(輕薄短小)화의 경향으로 점차 고집적화, 소형화, 고기능화되어 가고 있으며, 이에 수반하여 리드프레임을 이용한 수지봉지형반도체패키지는 SOJ(Small Outline J-leaded Package)나 QFP(Quad Flat Package)와 같은 표면실장형 반도체패키지로 발전하고 있다. 최근에는 인쇄회로기판 또는 가요성회로기판을 이용함으로써 반도체패키지의 부피를 반도체칩의 부피에 가깝게 축소하고 또한 입/출력단자의 갯수를 극대화하여 메인보드에의 실장밀도를 증대시킬 수 있는 칩싸이즈반도체패키지가 개발되어 반도체패키지의 경박단소화 및 고기능화를 주도하고 있다.
이러한 반도체패키지중에서 종래 가요성회로기판을 이용한 칩싸이즈반도체패키지(100')를 첨부된 도1을 참조하여 그 구성을 간단히 설명하면 다음과 같다.
각종 전자 회로 및 배선이 적층되어 있고 표면에는 다수의 입/출력패드(10a')가 형성되어 있는 반도체칩(10')과, 상기 반도체칩(10')의 저면에 접착제(20')가 개재된 채 가요성수지필름(41')상에 본드핑거(43'), 랜드(44') 및 회로패턴(42')이 형성되어 접착된 가요성회로기판(40')과, 상기 반도체칩(10')의 입/출력패드(10a')와 상기 가요성수지필름(41')의 본드핑거(43')를 연결하는 전도성와이어(50')와, 상기 가요성회로기판(40')의 상면 즉, 반도체칩(10') 및 전도성와이어(50') 등을 외부의 환경으로부터 보호하기 위해 봉지수단으로 봉지하여 형성된 수지봉지부(60')와, 상기 가요성수지필름(41')의 회로패턴(42')에 연결된 랜드(44')에 메인보드로의 입/출력단자로써 융착된 솔더볼(70')로 구성된다.
이와 같은 구성을 하는 종래 칩싸이즈반도체패키지(100')의 제조 방법은 가요성회로기판(40')의 중앙부에 접착제(20')를 개재하여 반도체칩(10')을 접착하는 반도체칩접착단계와, 상기 반도체칩(10')의 입/출력패드(10a')와 가요성회로기판(40')의 회로패턴(42')중 본드핑거(43')를 골드와이어(Au Wire) 또는 알루미늄와이어(Al Wire) 등의 전도성와이어(50')로 본딩하는 와이어본딩단계와, 상기 반도체칩(10'), 전도성와이어(50') 등을 포함한 가요성회로기판(40')의 상면을 외부의 환경으로부터 보호하기 위해 에폭시몰딩컴파운드(Epoxy Molding Compound)나 글럽탑(Glop Top)등의 봉지수단으로 봉지하여 수지봉지부(60')를 형성하는 수지봉지부형성단계와, 상기 가요성회로기판(40')의 랜드(44')에 전도성볼(70')을 융착하는 전도성볼융착단계를 포함하여 이루어져 있다.
이상에서와 같은 종래 칩싸이즈반도체패키지는 반도체칩의 부피에 비해 가요성회로기판 및 수지봉지부의 부피가 더 큼으로써 아직 완전한 칩싸이즈반도체패키지의 형태에 가까워졌다고는 볼 수 없으며 그럼으로써 메인보드 등에의 실장밀도 증대 및 전자기기의 소형화에 한계를 보이고 있다. 또한 반도체칩의 입/출력패드와 가요성회로기판의 본드핑거를 전도성와이어로 본딩함으로써 전기저항이 커져 반도체칩의 전기적 수행능력을 저하시키는 원인이 되고 있다. 한편, 그 제조 방법에 있어서, 상기 반도체칩을 웨이퍼에서 하나씩 소잉(Sawing)하여 가요성회로기판에 접착시키는 방법을 채택함으로써 절차가 복잡하고 제조 시간이 오래 소비되는 문제점이 있다. 더불어 상기 수지봉지부를 에폭시몰딩컴파운드로 형성할 때는 일정한 모양의 금형이 필요함으로써 제조 원가가 대폭 상승하게 되는 문제점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 본 발명의 첫번째 목적은 Z축으로만 전도성을 갖는 접착제 및 가요성회로기판을 이용하여 반도체패키지를 제조함으로써 반도체패키지의 부피를 반도체칩 부피와 비슷하게 축소하여 메인보드 등에의 실장밀도를 증가시키고, 각종 전자기기의 부피를 초소형화할 수 있는 칩싸이즈반도체패키지를 제공하는데 있다.
본 발명의 두번째 목적은 수지봉지부를 형성하지 않음으로써 금형의 구비가 불필요하고 이로 인하여 제조 원가를 대폭 절감할 수 있는 칩싸이즈반도체패키지를 제공하는데 있다.
본 발명의 세번째 목적은 다수의 반도체칩이 구비되어 있는 웨이퍼상에서 제조공정의 대부분을 수행함으로써 그 절차가 간단하고 제조가 용이한 칩싸이즈반도체패키지의 제조 방법을 제공하는데 있다.
도1은 종래 칩싸이즈반도체패키지의 구조를 도시한 단면도이다.
도2는 본 발명에 의한 칩싸이즈반도체패키지의 구조를 도시한 단면도이다.
도3a는 본 발명의 칩싸이즈반도체패키지에 사용된 가요성회로기판의 저면도이고, 도3b는 평면도이며, 도3c는 반도체칩의 평면도이다.
도4a내지 도4e는 본 발명에 의한 칩싸이즈반도체패키지의 제조 방법을 도시한 설명도이다.
- 도면중 주요 부분에 대한 부호의 설명 -
100 ; 본 발명에 의한 칩싸이즈반도체패키지
2 ; 반도체칩 4 ; 입/출력패드
6 ; 접착제 6a ; 접착물질
6b ; 전도성물질 10 ; 가요성회로기판
12 ; 가요성테이프 14 ; 커넥팅패드
16 ; 카파트레이스 18 ; 솔더볼랜드
20 ; 솔더볼 W ; 웨이퍼
상기한 목적을 달성하기 위해 본 발명의 첫번째 양태(樣態)에 의하면 표면에 다수의 입/출력패드가 형성되어 있는 반도체칩과; 상기 입/출력패드가 형성되어 있는 반도체칩의 일면 전체에 접착되어 있으며, X,Y축으로는 비전도성이고 Z축으로만 전도성을 갖는 접착제와; 상기 Z축으로만 전도성을 갖는 접착제 상면에 접착되어 있으며, 가요성테이프를 중심으로 그 저면에는 상기 반도체칩의 입/출력패드와 대응하는 위치에 커넥팅패드가 형성되어 있고, 상기 커넥팅패드에는 카파트레이스가 연결되어 있으며 상기 카파트레이스의 단부에는 상기 가요성테이프를 관통하여 솔더볼랜드가 형성되어 있는 가요성회로기판과; 상기 가요성회로기판의 솔더볼랜드에 융착된 솔더볼을 포함하여 이루어진 것을 특징으로 한다.
상기한 목적을 달성하기 위해 본 발명의 두번째 양태에 의하면, 입/출력패드를 포함하는 다수의 반도체칩이 형성되어 있는 웨이퍼를 구비하는 웨이퍼준비단계와; 상기 웨이퍼 상면 전체에 Z축으로만 전도성을 갖는 접착제를 개재한채 가요성테이프에 상기 반도체칩의 입/출력패드와 대응하는 위치에는 커넥팅패드가 형성되어 있고, 상기 커넥팅패드에는 카파트레이스가 연결되어 있으며, 상기 카파트레이스의 단부에는 솔더볼랜드가 형성되어 있는 가요성회로기판을 접착하는 가요성회로기판접착단계와; 상기 가요성회로기판의 솔더볼랜드에 다수의 솔더볼을 융착하는 솔더볼융착단계와; 상기 웨이퍼에서 각각의 반도체칩 유닛을 소잉하여 독립된 반도체패키지로 형성하는 웨이퍼소잉단계를 포함하여 이루어진 것을 특징으로 한다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명에 의한 칩싸이즈반도체패키지(100)의 구조를 도시한 단면도이다.
도시된 바와 같이 본 발명에 의한 칩싸이즈반도체패키지(100)의 구성은 표면에 다수의 입/출력패드(4)가 형성되어 있는 반도체칩(2)과, 상기 입/출력패드(4)가 형성되어 있는 반도체칩(2)의 일면 전체에 접착되어 있으며 Z축으로만 전도성을 갖는 접착제(6)와, 상기 접착제(6) 상면에 접착되어 있으며, 가요성테이프(12)를 중심으로 그 저면에는 상기 반도체칩(2)의 입/출력패드(4)와 대응하는 위치에 커넥팅패드(14)가 형성되어 있고, 상기 커넥팅패드(14)에는 카파트레이스(16)가 연결되어 있으며 상기 카파트레이스(16)의 단부에는 상기 가요성테이프(12)를 관통하여 솔더볼랜드(18)가 형성되어 있는 가요성회로기판(10)과, 상기 가요성회로기판(10)의 솔더볼랜드(18)에 융착된 솔더볼(20)로 이루어진다.
도3c에 도시한 반도체칩(2)의 입/출력패드(4)는 알루미늄(Al)으로 형성되어 있으며, 그 표면에는 Z축으로만 전도성을 갖는 접착제(6)와의 양호한 본딩(Bonding)과 전기적 저항을 최소화하기 위해 니켈(Ni)과 금(Au)이 무전해도금(Eletroless Plating)되어 있다. 상기 접착제(6)는 널리 주지된바와 같이 X,Y축으로는 비전도성이고, Z축으로는 전도성을 가지는 것으로서 상기 접착제(6)를 중심으로 하여 양면에 대응되어 있는 반도체칩(2)의 입/출력패드(4)와 가요성회로기판(10)의 커넥팅패드(14)는 전기적으로 전도된다. 여기서 상기 접착제(6)의 성질을 좀더 자세히 설명하면 도2의 부분 확대도에 도시된 바와 같이 상기 접착제(6)는 일반적인 접착물질(6a)내부에 전도성물질(6b)이 일렬로 세로방향을 향하여 형성되어 있으며, 상기 각각의 전도성물질은 가로방향으로는 일정거리 이격되어 있음으로써 결국 Z축으로는 전도성이 되며 X,Y축으로는 비전도성이 된다.
또한 상기 접착제(6)상에 접착된 가요성회로기판(10)은 도3a내지 도3b에 도시한 바와 같이 가요성테이프(12)를 중심으로 그 저면에는 반도체칩(2)의 입/출력패드(4)와 대응되는 위치에 사각형 모양의 커넥팅패드(14)가 형성되어 있고, 상기 커넥팅패드(14)에는 얇은 구리(Cu) 박막인 카파트레이스(16, Copper Trace)가 연결된채 가요성테이프(12)의 표면에 박막처리되어 있으며, 상기 카파트레이스(16)의 단부에는 원형의 솔더볼랜드(18)가 가요성테이프(12)를 관통하여 형성되어 있다. 여기서 상기 커넥팅패드(14) 및 솔더볼랜드(18) 역시 상기 카파트레이스(16)와 마찬가지로 구리로 형성되며, 상기 커넥팅패드(14)의 표면에는 접착제(6)와의 접착력을 향상시키는 동시에 전기 전도도를 향상시키기 위해 금이 도금되어 있으며, 마찬가지로 상기 솔더볼랜드(18)의 상부 표면에도 차후에 솔더볼(20)과의 융착이 견고해지도록 금이 도금되어 있다. 상기 솔더볼(20)은 널리 주지된바와 같이 납(Pb)과 주석(Sn)의 합금체이다.
이러한 구성을 하는 본 발명에 의한 칩싸이즈반도체패키지(100)의 제조 방법은 도4a내지 도4e에 도시된 바와 같이, 입/출력패드(4)를 포함하는 다수의 반도체칩(2)이 형성되어 있는 웨이퍼(W)를 구비하는 웨이퍼준비단계와(도4a), 상기 웨이퍼(W) 상면 전체에 Z축으로만 전도성을 갖는 접착제(6)를 개재한채 가요성테이프(12)에 상기 반도체칩(2)의 입/출력패드(4)와 대응하는 위치에는 커넥팅패드(14)가 형성되어 있고, 상기 커넥팅패드(14)에는 카파트레이스(16)가 연결되어 있으며, 상기 카파트레이스(16)의 단부에는 솔더볼랜드(18)가 형성되어 있는 가요성회로기판(10)을 접착하는 가요성회로기판접착단계와(도4b), 상기 가요성회로기판(10)의 솔더볼랜드(18)에 다수의 솔더볼(20)을 융착하는 솔더볼융착단계와(도4d), 상기 웨이퍼(W)에서 각각의 반도체칩(2)을 소잉하여 독립된 반도체패키지로 형성하는 웨이퍼소잉단계(도4e)로 이루어져 있다.
상기 웨이퍼준비단계에서 각각의 반도체칩(2)의 입/출력패드(4)에는 니켈과 금을 무전해도금시켜 차후에 Z축으로만 전도성을 갖는 접착제(6)와의 전기적 본딩이 양호해지도록 한다. 또한 웨이퍼(W)상에 상기한 접착제(6)를 개재하여 가요성회로기판(10)을 접착하는 단계에서 상기 접착제(6)는 X,Y축으로는 비전도성이고 Z축으로만 전도성인 것을 사용하며 상기 가요성회로기판(10)은 그 커넥팅패드(14) 및 솔더볼랜드(18)의 표면에 금을 도금시켜 전기전도도 및 본딩력이 향상되도록 한다. 한편, 상기 가요성회로기판접착단계후에는 웨이퍼(W)의 후면에 제조 회사 등의 로고, 문자, 상표등을 잉크 또는 레이저로 마킹(Marking)하는 마킹단계를 추가할 수 있으며 이는 제한된 것이 아니고 당업자에 의해 임의적으로 실시될 수 있다. 그리고 상기 솔더볼융착단계는 상기 가요성회로기판(10)의 솔더볼랜드(18)에 고융체상의 끈적한 플럭스(Flux)를 도포하고 상기 플럭스상에 주석과 납의 합금체인 솔더볼(20)을 안착시킨 후 고온의 퍼니스(Furnace) 내에서 상기 솔더볼(20)이 각각의 솔더볼랜드(18)에 녹아 흘러들어가서 고정되도록 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 당업자에 의해 여러가지로 변형된 실시예가 가능할 것이다.
따라서 본 발명에 의한 칩싸이즈반도체패키지의 구조 및 그 제조 방법에 의하면, Z축으로만 전도성을 갖는 접착제 및 가요성회로기판을 이용하여 반도체패키지를 제조함으로써 반도체패키지의 부피가 반도체칩의 부피와 비슷하게 축소되어 메인보드 등에의 실장밀도를 증가시키고, 또한 각종 전자기기의 부피를 초소형화할 수 있는 효과가 있다. 또한 종래와 같이 두꺼운 수지봉지부를 형성시키지 않아도 됨으로써 금형의 구비가 불필요하며 이로서 제조 원가를 대폭 절감할 수 있는 효과가 있다. 마지막으로 다수의 반도체칩이 구비되어 있는 웨이퍼상에서 제조 공정의 대부분이 수행됨으로써 그 절차가 간단하고 제조가 용이한 효과가 있다.

Claims (2)

  1. 표면에 다수의 입/출력패드가 형성되어 있는 반도체칩과;
    상기 입/출력패드가 형성되어 있는 반도체칩의 일면 전체에 접착되어 있으며, X,Y축으로는 비전도성이고 Z축으로만 전도성을 갖는 접착제와;
    상기 Z축으로만 전도성을 갖는 접착제 상면에 접착되어 있으며, 가요성테이프를 중심으로 그 저면에는 상기 반도체칩의 입/출력패드와 대응하는 위치에 커넥팅패드가 형성되어 있고, 상기 커넥팅패드에는 카파트레이스가 연결되어 있으며 상기 카파트레이스의 단부에는 상기 가요성테이프를 관통하여 솔더볼랜드가 형성되어 있는 가요성회로기판과;
    상기 가요성회로기판의 솔더볼랜드에 융착된 솔더볼을 포함하여 이루어진 것을 특징으로 하는 칩싸이즈반도체패키지의 구조.
  2. 입/출력패드를 포함하는 다수의 반도체칩이 형성되어 있는 웨이퍼를 구비하는 웨이퍼준비단계와;
    상기 웨이퍼 상면 전체에 Z축으로만 전도성을 갖는 접착제를 개재한채 가요성테이프에 상기 반도체칩의 입/출력패드와 대응하는 위치에는 커넥팅패드가 형성되어 있고, 상기 커넥팅패드에는 카파트레이스가 연결되어 있으며, 상기 카파트레이스의 단부에는 솔더볼랜드가 형성되어 있는 가요성회로기판을 접착하는 가요성회로기판접착단계와;
    상기 가요성회로기판의 솔더볼랜드에 다수의 솔더볼을 융착하는 솔더볼융착단계와;
    상기 웨이퍼에서 각각의 반도체칩 유닛을 소잉하여 독립된 반도체패키지로 형성하는 웨이퍼소잉단계를 포함하여 이루어진 것을 특징으로 하는 칩싸이즈반도체패키지 제조 방법.
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