KR19990058620A - 캐패시터 형성방법 - Google Patents

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KR19990058620A
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capacitor
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polysilicon layer
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KR1019970078763A
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Inventor
김재홍
Original Assignee
구본준
엘지반도체 주식회사
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

본 발명은 캐패시터의 스토리지전극의 표면적을 크게하여 축전용량을 증가시키기에 적당한 캐패시터의 제조방법에 관한 것으로, 게이트전극 및 불순물영역이 형성된 반도체기판에 불순물영역과 연결되도록 트렌치를 형성하는 공정과, 트렌치에 불순물이 도핑된 다결정실리콘층을 형성하는 공정과, 다결정실리콘층에 비정질실리콘층을 형성하는 공정과, 비정질실리콘층을 결정화시키어 표면에 다 수개의 반구형입자(HemiSpheric Grain)를 형성하는 공정을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 소자의 동일면적에서 캐패시터의 용량증대가 가능함에 따라 디램에서 캐패시터가 차지하는 면적을 줄일 수 있다. 또한, 반도체기판 상에 단차가 적게 형성됨에 따라 소자의 평탄도 특성이 향상되는 잇점이 있다.

Description

캐패시터 형성방법
본 발명은 캐패시터 형성방법에 관한 것으로, 특히, 캐패시터의 스토리지전극의 표면적을 크게하여 축전용량을 증가시키기에 적당한 캐패시터의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 메모리 셀에 있어서도 캐패시터가 일정한 축전용량을 갖도록 축전용량을 증가시키기 위한 많은 연구가 진행되고 있다.
이러한 결과로 축전용량을 증가시키기 위해서 캐패시터의 유전막의 유전율을 증대시키거나 축전전극의 구조를 적층(stack)하거나 또는 트렌치(trench)를 이용하여 3차원 구조로 형성하여 축전전극의 표면적을 개선하는 연구가 진행된다.
그리고 상기 3차원 구조를 갖는 캐패시터 중 적층 구조를 갖는 것은 제조공정이 용이하고 대량 생산성에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파입자에 의한 전하 정보 혼란에 대하여 면역성을 가질 수 있으므로 유리하다.
이러한 적층 구조 캐패시터는 스토리지전극의 형태에 따라 2중 적층구조, 핀(fin)구조 또는 크라운(crown)구조 등으로 구별된다.
도 1a 내지 도 1c 는 종래의 트렌치를 이용한 캐패시터의 형성을 위한 제조공정도이다.
도 1a 와 같이, 반도체기판(100)에 소자의 활성영역을 정의하는 소자격리막(102)을 형성한다. 그리고 반도체기판(100)에 다결정실리콘층을 형성한 후, 일정영역을 패터닝하여 게이트전극(104)을 형성한다.
그리고 도면에는 도시되지 않았지만, 반도체기판 상에는 기판과의 절연을 위해 게이트전극 사이에 게이트절연막을 형성한다. 이 후, 게이트전극(104)을 이온 블로킹 마스크로 이용하여 불순물이온을 주입함으로써 불순물영역(106)을 형성한다.
도 1b 와 같이, 게이트전극(104)과 소자격리막(102) 사이의 불순물영역(106)에 트렌치(t1)를 형성한다.
도 1c 와 같이, 트렌치(t1)를 덮도록 불순물이 도핑된 다결정실리콘층(108)을 형성한 후, 이 불순물이 도핑된 다결정실리콘층(108) 상에 유전막(110)을 형성한다. 여기에서, 불순물이 도핑된 다결정실리콘층(108)은 스토리지전극이 된다.
그리고 유전막(110)은 스토리지전극과 이후에 형성될 플레이트전극사이에 개재되어 전하를 축적하는 역할을 한다. 캐패시터의 용량은 이러한 유전체의 물질특성 및 두께 및 면적 등과 밀접한 관계를 갖고 있다.
이어서, 유전막(110)을 덮도록 충분한 두께로 다결정실리콘을 이용함으로써 플레이트전극(112)을 형성한다.
상기에서 살펴보았듯이, 종래의 트렌치를 이용한 캐패시터 제조는 적층캐패시터에 비해 공정이 단순화되고 소자의 평탄도가 우수하다.
그러나, 종래기술에서는 일정용량의 축전용량을 얻기 위해 캐패시터가 커져야 하므로 다비아스의 고집적화에 따른 소자의 면적을 축소시키는 데 한계가 있는 문제점이 있었다.
따라서, 상기의 문제점을 해결하고자 본 발명은 캐패시터의 스토리지전극의 표면적을 크게하여 축전용량을 증가시킬 수 있는 캐패시터 형성방법에 관한 것이다.
본 발명은 트렌치 내에 스토리지전극으로 사용될 불순물이 도핑된 다결정실리콘층 및 그 상부에 비정질실리콘층을 적층한 후, 이 비정질실리콘층을 결정화시키어 표면에 반구형 입자인 HSG를 형성함으로써 표면적을 늘이려는 것이다.
본 발명의 캐패시터 형성방법에서는 게이트전극 및 불순물영역이 형성된 반도체기판에 불순물영역과 연결되도록 트렌치를 형성하는 공정과, 트렌치에 불순물이 도핑된 다결정실리콘층을 형성하는 공정과, 다결정실리콘층에 비정질실리콘층을 형성하는 공정과,상기 비정질실리콘층을 결정화시키어 표면에 다 수개의 반구형입자를 형성하는 공정을 구비한 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터 형성을 위한 제조공정도이고,
도 2a 내지 도 2c는 본 발명에 따른 캐패시터 형성을 위한 제조공정도이고,
※ 도면의 주요부분에 대한 부호의 설명 ※
100, 200. 반도체기판 102, 202. 소자격리막
104, 204. 게이트전극 106, 206. 불순물영역
t1, t2. 트렌치 108, 112, 208, 212. 다결정실리콘층
110, 210. 유전막 209. HSG
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c 는 본 발명에 따른 캐패시터 형성을 위한 제조공정도이다.
도 2a 와 같이, 반도체기판(200)에 소자의 활성영역을 정의하는 소자격리막(202)을 형성한다. 그리고 반도체기판(200)의 소자 활성영역 상에 다결정실리콘층을 형성한 후, 일정영역을 패터닝하여 게이트전극(204)을 형성한다.
그리고 도면에는 도시되지 않았지만, 반도체기판(200) 상에는 기판과의 절연을 위해 게이트전극(204)과의 사이에 게이트절연막을 개재시킨다.
이 후, 게이트전극(204)을 이온 블로킹 마스크로 이용하여 불순물이온을 주입함으로써 이 게이트전극(204) 양측의 반도체기판(200)에 소오스/드레인인 불순물영역(106)을 형성한다.
도 2b 와 같이, 게이트전극(204)과 소자격리막(202) 사이의 불순물영역(206) 즉, 드레인에 트렌치(t2)를 형성한다.
도 2c 와 같이, 트렌치(t2)를 덮도록 불순물이 도핑된 다결정실리콘층(208)을 형성한다. 다결정실리콘은 스텝커버리지가 우수하기 때문에 식각된 트렌치(t2)면을 따라 일정한 두께로 증착된다.
이 후, 이 불순물이 도핑된 다결정실리콘층(209)에 비정질실리콘층(209)을 형성한 후, 이 비정질실리콘층(209)를 저온으로 결정화함으로써 표면에 다 수개의 반구형입자(HSG: Hemispherical Glass)가 형성된다. 이 표면에 반구형입자(209)가 형성된 실리콘층(209) 및 불순물이 도핑된 다결정실리콘층(208)은 이 후에 스토리지전극으로 사용된다.
그리고 반구형입자(209)가 형성된 불순물이 도핑된 다결정실리콘층9208) 상에 고유전물질, 산화실리콘, 또는 산화실리콘 등을 적층하여 유전막(210)을 형성한다.
이 유전막(210)은 스토리지전극과 이후에 형성될 플레이트전극 사이에 개재되어 전하를 축적하는 역할을 한다. 캐패시터의 용량은 이러한 유전체의 물질특성 및 두께 및 면적 등과 밀접한 관계를 갖고 있다.
이어서, 유전막(210)을 덮도록 충분한 두께로 다결정실리콘을 이용함으로써 플레이트전극(212)을 형성한다.
본 발명은 트렌치를 이용한 캐패시터로, 트렌치 내면에 반구형입자가 다 수개 형성된 실리콘층을 형성함으로써 표면적을 증가시킨다.
상술한 바와 같이, 본 발명의 캐패시터 형성방법에서는 소자의 동일면적에서 캐패시터의 용량증대가 가능함에 따라 디램에서 캐패시터가 차지하는 면적을 줄일 수 있다. 또한, 반도체기판 상에 단차가 적게 형성됨에 따라 소자의 평탄도 특성이 향상되는 잇점이 있다.

Claims (1)

  1. 불순물영역이 형성된 반도체기판에 상기 불순물영역과 연결되도록 트렌치를 형성하는 공정과,
    상기 트렌치에 불순물이 도핑된 다결정실리콘층을 형성하는 공정과,
    상기 다결정실리콘층에 비정질실리콘층을 형성하는 공정과,
    상기 비정질실리콘층을 결정화시키어 표면에 다 수개의 반구형입자(HemiSpheric Grain)를 형성하는 공정을 구비한 캐패시터 형성방법.
KR1019970078763A 1997-12-30 1997-12-30 캐패시터 형성방법 KR19990058620A (ko)

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