KR19990053768A - Phase Mixer Circuit of Phase Selector - Google Patents

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Abstract

본 발명은 일정한 위상을 보간해주는 위상 선택기의 위상 혼합 기술에 관한 것으로, 처리속도를 향상시키고 전력소모량을 절감하기 위하여, 입력신호(InE),(InEb)를 공급받는 차동결합형 엔모스 트랜지스터(M3),(M4) 및 상기 입력신호(InE), (InEb)의 차동신호(InEb),(In0b)를 공급받는 차동결합형 엔모스 트랜지스터(M1), (M2)로 구성되어 출력신호(out),(outb)의 위상을 조정하는 위상 혼합부(21)와; 입력 디지탈값에 따라 전류원의 바이어스전압(Vbias)을 직접 제어하여 상기 엔모스 트랜지스터(M3,M4),(M1,M2)에 공급되는 전류원의 전류값이 제어되도록 하는 다수개의 전류 제어부(21A-21K),(22A-22K)로 구성한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase mixing technique of a phase selector that interpolates a constant phase. In order to improve processing speed and reduce power consumption, a differentially coupled NMOS transistor (M3) supplied with input signals InE and InEb is provided. ), (M4) and differentially coupled NMOS transistors (M1) and (M2) supplied with differential signals (InEb) and (In0b) of the input signals (InE) and (InEb), the output signal (out) a phase mixing section 21 for adjusting the phase of (outb); According to the input digital value by directly controlling the bias voltage of the current source (V bias) the NMOS transistor (M3, M4), (M1 , M2) a plurality of current control unit for controlling so that the current value of the current source to be supplied to the (21A- 21K) and (22A-22K).

Description

위상 선택기의 위상 혼합 회로Phase Mixer Circuit of Phase Selector

본 발명은 일정한 위상을 보간해주는 위상 선택기(Phase Selector)의 위상 혼합(Mixing) 기술에 관한 것으로, 특히 전류량을 콘트롤하는 디지탈/아날로그 변환기를 사용하는 대신에 직접 위상 혼합기의 전류원 바이어스 전압을 콘트롤하도록한 위상 선택기의 위상 혼합 회로에 관한 것이다.The present invention relates to a phase-mixing technique of a phase selector that interpolates a constant phase, and in particular, to control the current source bias voltage of a direct phase mixer instead of using a digital / analog converter to control the amount of current. A phase mixing circuit of a phase selector.

도 1은 종래기술에 의한 위상 선택기의 회로도로서 이에 도시한 바와 같이, 디지탈 입력신호를 아날로그의 전류량으로 변환해주는 디지탈(D)/아날로그(A) 변환부(11)와; 상기 D/A변환부(11)에 의해 발생된 아날로그 전류값을 위상 혼합부(13)측으로 전달하는 미러부(12)와; 두 위상 클럭신호를 보간처리하여 출력하는 위상 혼합부(13)로 구성되었다.1 is a circuit diagram of a phase selector according to the prior art, as shown therein, a digital (D) / analog (A) converter 11 for converting a digital input signal into an analog current amount; A mirror unit 12 which transmits the analog current value generated by the D / A converter unit 11 to the phase mixing unit 13 side; It consists of a phase mixer 13 for interpolating and outputting two phase clock signals.

상기 D/A변환부(11)는 싱크(Sink) 전류원을 생성하는 엔모스 트랜지스터(NM00- NMk0)와; 입력 디지탈신호에 따라 생성되는 전류를 제어하는 엔모스 트랜지스터(NM01,NM02)-(NMk1,NMk2)로 구성된다.The D / A converter 11 includes NMOS transistors NM00 to NMk0 for generating a sink current source; NMOS transistors NM01 and NM02-(NMk1 and NMk2) for controlling the current generated according to the input digital signal.

상기 미러부(12)는 상기 D/A변환부(11)의 출력단을 미러링 시켜주는 피모스 트랜지스터(PM1-PM4) 및 엔모스 트랜지스터(NM1,NM2)로 구성된다.The mirror unit 12 includes PMOS transistors PM1-PM4 and NMOS transistors NM1 and NM2 that mirror the output terminal of the D / A converter 11.

상기 위상 혼합부(13)는 입력신호(InE,In0)와 이 신호의 차동신호(InEb,In0b)를 받는 차동결합형 엔모스 트랜지스터(NM3,NM4),(NM5, NM6) 및 그들의 전류원을 담당하는 엔모스 트랜지스터(NM7,NM8)로 구성되었다.The phase mixer 13 is responsible for the differentially coupled NMOS transistors NM3 and NM4 and NM5 and NM6 that receive the input signals InE and In0 and the differential signals InEb and In0b thereof. NMOS transistors NM7 and NM8.

이와 같이 구성된 종래 위상 선택기의 작용을 설명하면 다음과 같다.The operation of the conventional phase selector configured as described above is as follows.

입력 k+1 비트의 디지탈값 bit<k:0>와 이와 반대값을 갖는 bit<k:0>b는 A/D변환부(11)의 각 비트에 해당하는 차동결합된 엔모스 트랜지스터(NM01,NM02)~(NMk1,NMk2)의 게이트에 입력되어 엔모스 트랜지스터(NM00-NMk0)의 게이트에 공급되는 바이어스전압(Vbias)에 의해 생성된 일정한 전류량을 전류원출력단자(Iout)나 전류원출력단자(Ioutb)측으로 출력한다.The digital value bit <k: 0> of the input k + 1 bit and bit <k: 0> b having the opposite value are differentially coupled NMOS transistors corresponding to each bit of the A / D conversion section 11 (NM01). , NM02) ~ (NMk1, NMk2) are input to the gate of the NMOS transistors (NM00-NMk0) to generate a constant amount of current generated by the bias voltage (V bias ) current source output terminal (I out ) or current source output Output to the terminal (I outb ) side.

여기서, 전류원출력단자(Iout),(Ioutb)의 전류량 합은 일정하며, 입력 디지탈값이 증가할수록 전류원출력단자(Iout)의 전류는 증가하고 전류원출력단자(Ioutb)의 전류는 감소한다. 다시말해서, 입력 디지탈값이 감소할수록 전류원출력단자(Iout)의 전류는 감소하고 전류원출력단자(Ioutb)의 전류는 증가한다.Here, the sum of the current amounts of the current source output terminals I out and I outb is constant, and as the input digital value increases, the current of the current source output terminals I out increases and the current of the current source output terminals I outb decreases. do. In other words, as the input digital value decreases, the current of the current source output terminal I out decreases and the current of the current source output terminal I outb increases.

생성된 전류원출력단자(Iout)의 전류값은 피모스 트랜지스터(PM2,PM3) 및 엔모스 트랜지스터(NM1)를 통해 미러링되어 엔모스 트랜지스터(NM7)에 흐르는 전류량을 조절하게 되고, 또한, 전류원출력단자(Ioutb)의 전류값은 피모스 트랜지스터(PM1,PM4) 및 엔모스 트랜지스터(NM2)를 통해 미러링되어 엔모스 트랜지스터(NM8)에 흐르는 전류량을 조절하게 된다.The generated current value of the current source output terminal I out is mirrored through the PMOS transistors PM2 and PM3 and the NMOS transistor NM1 to adjust the amount of current flowing through the NMOS transistor NM7, and the current source output The current value of the terminal I outb is mirrored through the PMOS transistors PM1 and PM4 and the NMOS transistor NM2 to adjust the amount of current flowing through the NMOS transistor NM8.

즉, 입력 디지탈값이 증가하면 상기 엔모스 트랜지스터(NM7)에 흐르는 전류량은 증가하고, 엔모스 트랜지스터(NM8)에 흐르는 전류량은 감소하게 된다.That is, when the input digital value increases, the amount of current flowing through the NMOS transistor NM7 increases, and the amount of current flowing through the NMOS transistor NM8 decreases.

위상 혼합부(13)에서 입력신호(InE)와 차동신호(InEb)가 차동결합된 엔모스 트랜지스터(NM5),(NM6)의 게이트에 공급되고, 상기 입력신호(InE),(InEb)에 비하여 일정치 만큼 위상이 뒤지는 입력신호(In0),(In0b)는 차동결합된 엔모스 트랜지스터(NM3),(NM4)의 게이트에 공급되어 상기 엔모스 트랜지스터(NM7),(NM8)에 흐르는 전류량에 따라 출력신호(out),(outb)의 위상을 조정하게 된다.In the phase mixer 13, the input signal InE and the differential signal InEb are supplied to the gates of the NMOS transistors NM5 and NM6 which are differentially coupled, and compared to the input signals InE and InEb. The input signals In0 and In0b, which are out of phase by a predetermined value, are supplied to the gates of the differentially coupled NMOS transistors NM3 and NM4, and according to the amount of current flowing through the NMOS transistors NM7 and NM8. The phases of the output signals out and outb are adjusted.

요컨대, 입력 디지탈값이 증가함에 따라 전류원출력단자(Iout)의 전류량은 많아지고, 이로 인하여 상기 엔모스 트랜지스터(NM7)로 미러링되는 전류값이 증가하므로 IR 드롭에 의해 출력된 신호(out)는 InE 신호쪽으로 이동하게 되고, 반대로 입력 디지탈이 감소하면 전류원출력단자(Iout)의 전류량이 감소되어 상기 엔모스 트랜지스터(NM8)로 흐르는 전류량이 감소하므로 출력신호(out)는 In0 신호 쪽으로 이동하게 된다.In other words, as the input digital value increases, the current amount of the current source output terminal I out increases, and as a result, the current value mirrored by the NMOS transistor NM7 increases. When the input digital decreases, the current amount of the current source output terminal I out decreases and the amount of current flowing to the NMOS transistor NM8 decreases, so that the output signal out moves toward the In0 signal. .

그러나, 이와 같은 종래의 위상 선택기 회로에 있어서는 위상 혼합부를 구동시키기 위해 디지탈/아날로그 변환기를 사용하게 되므로 전력 소모량이 많게 되는 결함이 있고, 입력된 신호를 디지탈/아날로그 변환부에 셋팅하는 시간과 미러링하여 위상 혼합부의 전류원을 담당하는 엔모스 트랜지스터의 전류값을 조정하는데 지연시간이 발생되는 결함이 있었다.However, in such a conventional phase selector circuit, a digital / analog converter is used to drive the phase mixer, which results in a high power consumption, and the input signal is mirrored with the time for setting the input signal to the digital / analog converter. There was a defect that caused a delay time in adjusting the current value of the NMOS transistor which is responsible for the current source of the phase mixing section.

따라서, 본 발명이 이루고자 하는 기술적 과제는 고속 동작이 가능하고 전력소모량을 저감할 수 있도록 하기 위하여, 전류량을 콘트롤하는 디지탈/아날로그 변환부를 사용하는 대신 직접 위상혼합기의 전류원 바이어스 전압을 콘트롤하는 위상 선택기의 위상 혼합 회로를 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to provide a high speed operation and to reduce the power consumption of the phase selector for controlling the current source bias voltage of the direct phase mixer instead of using a digital / analog converter for controlling the current amount. It is to provide a phase mixing circuit.

도 1은 종래기술에 의한 위상 선택기의 회로도.1 is a circuit diagram of a phase selector according to the prior art.

도 2는 본 발명에 의한 위상 선택기의 위상 혼합 회로도.2 is a phase mixing circuit diagram of a phase selector according to the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

21 : 위상 혼합부 22A-22K,23A-23K : 전류 제어부21: phase mixing section 22A-22K, 23A-23K: current control unit

M1-M4 : 엔모스 트랜지스터M1-M4: NMOS transistor

도 2는 본 발명에 의한 위상 선택기의 위상 혼합 회로도의 일실시 구현예를 보인 것으로 이에 도시한 바와 같이, 입력신호(InE),(InEb)를 공급받는 차동결합형 엔모스 트랜지스터(M3),(M4) 및 상기 입력신호(InE),(InEb)의 차동신호(InEb),(In0b)를 공급받는 차동결합형 엔모스 트랜지스터(M1),(M2)로 구성되어 출력신호(out), (outb)의 위상을 조정하는 위상 혼합부(21)와; 입력 디지탈값에 따라 바이어스전압(Vbias)을 직접 제어하여 상기 엔모스 트랜지스터(M3,M4),(M1,M2)에 공급되는 전류원의 전류값이 제어되도록 하는 전류 제어부(22A-22K),(23A-23K)로 구성하였다.2 illustrates an embodiment of a phase mixing circuit diagram of a phase selector according to the present invention. As shown in FIG. 2, a differentially coupled NMOS transistor M3, which receives an input signal InE, InEb, ( M4) and differentially coupled NMOS transistors M1 and M2 supplied with differential signals InEb and In0b of the input signals InE and InEb, and output signals out and outb. A phase mixing section 21 for adjusting the phase of?); Current controllers 22A-22K, which directly control the bias voltage V bias according to an input digital value so that the current value of the current source supplied to the NMOS transistors M3, M4, M1, M2 is controlled. 23A-23K).

상기 전류 제어부(22A-22K),(23A-23K)는 상기 엔모스 트랜지스터(M3,M4),(M1,M2)의 소오스단에 각기 연결되어 전류원을 담당하는 엔모스 트랜지스터(M00,…Mk0),(M03,…Mk3)와; 입력 디지탈값에 따라 상기 엔모스 트랜지스터(M00,…Mk0),(M03,…Mk3)의 바이어스를 콘트롤하는 엔모스 트랜지스터(M01,…Mk1,M02,…Mk2),(M04,…Mk4, M05,…Mk5)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 상세히 설명하면 다음과 같다.The current control units 22A-22K and 23A-23K are connected to source terminals of the NMOS transistors M3, M4, and M1 and M2, respectively, to cover the current source NMOS transistors M00, ... Mk0. , (M03, ... Mk3); NMOS transistors M01, Mk1, M02, Mk2, M04, Mk4, M05, which control the bias of the NMOS transistors M00, ... Mk0, M03, ... Mk3 in accordance with an input digital value. ... which is composed of Mk5), the operation of the present invention thus constructed will be described in detail as follows.

입력 k+1 비트의 디지탈값 bit<k:0>와 이와 반대값을 갖는 bit<k:0>b는 전류 제어부(22A-22K),(23A-23K)의 스위칭을 담당하는 엔모스 트랜지스터(M01-Mk1,M02-Mk2), (M05-Mk5,M04-Mk4)의 입력으로 제공되어 이 값에 따라 전류원 엔모스 트랜지스터(M00-Mk0),(M03-Mk3)가 바이어스 전압(Vbias) 단자에 연결되거나 접지단자에 연결된다.The digital value bit <k: 0> of the input k + 1 bit and bit <k: 0> b having the opposite value are the NMOS transistors responsible for switching the current controllers 22A-22K and 23A-23K. Provided as inputs of M01-Mk1, M02-Mk2) and (M05-Mk5, M04-Mk4), according to this value, the current source EnMOS transistors (M00-Mk0) and (M03-Mk3) are bias voltage (V bias ) terminals. Connected to ground or ground terminal.

예를들어, 입력비트(bit0) 값이 "하이"이면 입력비트(bit0b) 값은 "로우"로 되어 엔모스 트랜지스터(M01)는 온, 엔모스 트랜지스터(M02)는 오프되고, 이로 인하여 엔모스 트랜지스터(M00)의 게이트에 바이어스 전압(Vbias)이 공급되므로 이 엔모스 트랜지스터(M00)를 통해 일정한 전류가 흐르게 된다.For example, if the value of the input bit bit0 is "high", the value of the input bit bit0b is "low" so that the NMOS transistor M01 is on and the NMOS transistor M02 is off, thereby causing the NMOS. Since the bias voltage V bias is supplied to the gate of the transistor M00, a constant current flows through the NMOS transistor M00.

한편, 엔모스 트랜지스터(M04)는 오프, 엔모스 트랜지스터(M05)는 온되므로 이에 의해 엔모스 트랜지스터(M03)의 게이트가 접지단자에 연결되어 이 엔모스 트랜지스터(M03)를 통해 흐르는 전류가 차단(cut-off)된다.Meanwhile, since the NMOS transistor M04 is turned off and the NMOS transistor M05 is turned on, the gate of the NMOS transistor M03 is connected to the ground terminal, thereby blocking the current flowing through the NMOS transistor M03. cut-off).

나머지의 전류 제어부(22K),(23K)도 이와 같이 동작되어 전류원출력단자(Iout)에 연결된 전류원과 전류원출력단자(Ioutb)에 연결된 전류원이 상보적인 관계를 이루고, 그 전류원출력단자(Iout),(Ioutb)는 항상 일정한 전류값을 갖게 된다.The remaining current controllers 22K and 23K are also operated in this manner so that the current source connected to the current source output terminal I out and the current source connected to the current source output terminal I outb form a complementary relationship, and the current source output terminal I out ), (I outb ) will always have a constant current value.

즉, 입력 디지탈값이 증가할수록 전류원출력단자(Iout)의 전류는 증가하는 반면, 전류원출력단자(Ioutb)의 전류는 감소한다. 역으로 말하면, 입력디지탈값이 감소할수록 전류원출력단자(Iout)의 전류는 감소하고, 전류원출력단자(Ioutb)의 전류는 증가한다.That is, as the input digital value increases, the current of the current source output terminal I out increases while the current of the current source output terminal I outb decreases. Conversely, as the input digital value decreases, the current of the current source output terminal I out decreases, and the current of the current source output terminal I outb increases.

위상 혼합부(21)의 입력신호(InE)와 이의 차동신호(InEb)가 차동결합된 엔모스 트랜지스터(M3),(M4)의 게이트에 공급되고, 그 신호(InE), (InEb)와 일정치 만큼 위상이 뒤지는 입력신호(In0),(In0b)는 차동결합된 엔모스 트랜지스터(M1),(M2)의 게이트에 공급되어 상기 전류 제어부(22A-22K),(23A-23K)에 의해 제어되는 전류원출력단자(Iout),(Ioutb)의 전류값에 따라 출력신호(out),(outb)의 위상을 조정하게 된다.The input signal InE of the phase mixer 21 and its differential signal InEb are supplied to the gates of the differentially coupled NMOS transistors M3 and M4, and the same as the signals InE and InEb. The input signals In0 and In0b, which are out of phase by stationary, are supplied to the gates of the differentially coupled NMOS transistors M1 and M2, and are controlled by the current control units 22A-22K and 23A-23K. The phases of the output signals out and outb are adjusted according to the current values of the current source output terminals I out and I outb .

요컨대, 입력 디지탈값이 증가함에 따라 전류원출력단자(Iout)의 전류량은 증가하고, 이에 의해 엔모스 트랜지스터(M3),(M4)로 공급되는 전류량이 증가하여 IR 드롭에 의해 출력되는 출력신호(out)는 InE쪽으로 이동하게 된다. 이와 반대로, 입력 디지탈값이 감소하면 전류원출력단자(Ioutb)의 전류량이 감소하고 이에 의해 전류원출력단자(Ioutb)의 전류량이 증가하여 상기 출력신호(out)는 In0쪽으로 이동하게 된다.In other words, as the input digital value increases, the current amount of the current source output terminal I out increases, thereby increasing the amount of current supplied to the NMOS transistors M3 and M4 and outputting the output signal outputted by the IR drop. out) moves towards InE. On the contrary, when the input digital value decreases, the amount of current in the current source output terminal I outb decreases, thereby increasing the amount of current in the current source output terminal I outb , and the output signal out moves toward In0.

이상에서 상세히 설명한 바와 같이, 본 발명은 전류량을 콘트롤하는 디지탈/아날로그 변환부를 사용하지 않고, 입력 디지탈값으로 직접 위상혼합기의 전류원 바이어스 전압을 제어함으로써 전력소모량을 줄이고 고속동작이 가능하게 되는 효과가 있다.As described in detail above, the present invention has the effect of reducing power consumption and enabling high-speed operation by controlling the current source bias voltage of the phase mixer directly with an input digital value without using a digital / analog converter that controls the amount of current. .

Claims (2)

입력신호(InE),(InEb)를 공급받는 차동결합형 엔모스 트랜지스터(M3),(M4) 및 상기 입력신호(InE),(InEb)의 차동신호(InEb),(In0b)를 공급받는 차동결합형 엔모스 트랜지스터(M1),(M2)로 구성되어 출력신호(out),(outb)의 위상을 조정하는 위상 혼합부(21)와; 입력 디지탈값에 따라 전류원의 바이어스전압(Vbias)을 직접 제어하여 상기 엔모스 트랜지스터(M3,M4),(M1,M2)에 공급되는 전류원의 전류값이 제어되도록 하는 다수개의 전류 제어부(22A-22K),(23A-23K)로 구성한 것을 특징으로 하는 위상 선택기의 위상 혼합 회로.Differential coupling type NMOS transistors M3 and M4 that receive input signals InE and InEb and differential signals InEb and In0b that receive input signals InE and InEb. A phase mixing section 21 composed of coupled NMOS transistors M1 and M2 for adjusting the phases of the output signals out and outb; A plurality of current controllers 22A- which directly control the bias voltage V bias of the current source according to the input digital value so that the current value of the current source supplied to the NMOS transistors M3, M4, M1, M2 is controlled. 22K) and (23A-23K). The phase selector circuit of a phase selector characterized by the above-mentioned. 제1항에 있어서, 상기 전류 제어부(22A-22K),(23A-23K)는 상기 엔모스 트랜지스터(M3,M4),(M1,M2)의 소오스단에 각기 연결되어 전류원을 담당하는 엔모스 트랜지스터(M00,…Mk0),(M03,…Mk3)와; 입력 디지탈값에 따라 상기 엔모스 트랜지스터(M00,…Mk0),(M03,…Mk3)의 바이어스를 콘트롤하는 엔모스 트랜지스터(M01,…Mk1,M02,…Mk2),(M04,…Mk4,M05,…Mk5)로 구성한 것을 특징으로 하는 위상 선택기의 위상 혼합 회로.The NMOS transistor of claim 1, wherein the current controllers 22A to 22K and 23A to 23K are connected to source terminals of the NMOS transistors M3, M4, and M1, M2, respectively. (M00, ... Mk0), (M03, ... Mk3); NMOS transistors M01, Mk1, M02, Mk2, M04, Mk4, M05, which control the bias of the NMOS transistors M00, ... Mk0, M03, ... Mk3 in accordance with an input digital value. ... Mk5), the phase mixing circuit of the phase selector.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100814322B1 (en) * 2006-12-22 2008-03-18 성균관대학교산학협력단 Active switching mixer having improved linearity

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