KR100218376B1 - Schmitt trigger circuit - Google Patents

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Abstract

본 발명은 입력전압의 변화에 대하여 일정폭의 히스테리시스곡선을 갖게 하도록 한 슈미트트리거회로에 관한 것으로, 종래의 장치는 히스테리시스곡선의 간격을 조절할 수 있는 장치가 없어서 히스테리시스곡선의 간격을 조정할 수 없는 문제점이 있었다. 따라서, 본 발명의 목적은 입력신호를 반전하여 출력하는 제1,제2,제3,제4 인버터와; 상기 제1,제2,제3,제4 인버터에서 출력된 반전신호를 스위칭하는 제1,제2,제3,제4 스위치와; 상기 제1,제2 스위치의 스위칭동작을 제어하는 제1 릴레이구동부와; 상기 제3,제4 스위치의 스위칭동작을 제어하는 제2 릴레이구동부와; 상기 제1,제2 스위치의 접속점에서 출력된 신호에 따라 도통되어 고전위를 출력하는 피모스트랜지스터와; 상기 제3,제4 스위치의 접속점에서 출력된 신호에 따라 도통되어 저전위를 출력하는 엔모스트랜지스터와; 상기 피모스트랜지스터 또는 상기 엔모스트랜지스터를 통해 신호를 입력받아 래칭하는 래치와; 상기 래치의 신호를 반전하는 제5 인버터로 구성하여 히스테리시스곡선의 간격을 사용자가 조정할 수 있는 슈미트 트리거 회로를 제공함에 있다.The present invention relates to a Schmitt trigger circuit that has a hysteresis curve of a certain width in response to a change in the input voltage. The conventional apparatus has a problem in that the hysteresis curve cannot be adjusted because there is no device capable of adjusting the spacing of the hysteresis curve. there was. Accordingly, an object of the present invention is the first, second, third, and fourth inverter for inverting and outputting the input signal; First, second, third, and fourth switches for switching the inverted signals output from the first, second, third, and fourth inverters; A first relay driver for controlling a switching operation of the first and second switches; A second relay driver for controlling a switching operation of the third and fourth switches; A PMOS transistor connected to the signal output from the connection point of the first and second switches to output a high potential; An n-mo-transistor connected to the signal output from the connection point of the third and fourth switches to output a low potential; A latch receiving and latching a signal through the PMOS transistor or the NMOS transistor; The present invention provides a Schmitt trigger circuit that can be configured by a fifth inverter for inverting the latch signal to adjust a spacing of the hysteresis curve.

Description

슈미트 트리거회로Schmitt trigger circuit

본 발명은 슈미트 트리거 회로에 관한 것으로, 특히 입력신호의 변화에 대하여 일정폭의 히스테리시스곡선을 갖도록 한 슈미트 트리거 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Schmitt trigger circuit, and more particularly to a Schmitt trigger circuit having a hysteresis curve of a predetermined width with respect to a change in an input signal.

도1은 종래 슈미트 트리거 회로의 실시예의 회로도로서, 이에 도시된 바와같이 소오스에 전원전압(VCC)이 인가된 피모스트랜지스터(P11)의 드레인에 피모스트랜지스터(P12)의 소오스를 접속하고, 상기 피모스트랜지스터(P12)의 드레인에 엔모스트랜지스터(N11)의 드레인을 접속하며, 상기 엔모스트랜지스터(N12)의 소오스에 소오스가 접지(GND)된 엔모스트랜지스터(N12)를 접속하여, 그 접속점을 전원전압(VCC)이 드레인에 인가된 엔모스트랜지스터(N13)의 소오스에 접속하고, 상기 엔모스트랜지스터(N13)의 게이트에는 상기 피모스트랜지스터(P12)와 엔모스트랜지스터(N11)의 접속점을 접속하여, 그 접속점을 드레인이 접지된 피모스트랜지스터(P13)의 게이트에 접속하며, 상기 피모스트랜지스터(P13)의 소오스는 상기 피모스트랜지스터(P11),(P12)의 접속점에 접속하고, 상기 피모스트랜지스터(P12)와 엔모스트랜지스터(N11)의 접속점에서 신호가 발생되어, 그 신호는 인버터(IN11)에서 반전되어 출력신호로 발생된다.FIG. 1 is a circuit diagram of an embodiment of a conventional Schmitt trigger circuit, in which a source of a PMOS transistor P12 is connected to a drain of a PMOS transistor P11 to which a power supply voltage VCC is applied to a source. A drain of the n-MOS transistor N11 is connected to the drain of the PMOS transistor P12, and an n-MOS transistor N12 whose source is grounded (GND) is connected to the source of the n-MOS transistor N12, and the connection point thereof Is connected to the source of the NMOS transistor N13 to which the power supply voltage VCC is applied to the drain, and the connection point of the PMOS transistor P12 and the NMOS transistor N11 is connected to the gate of the NMOS transistor N13. The connection point is connected to the gate of the PMO transistor P13 whose drain is grounded, and the source of the PMOS transistor P13 is connected to the connection point of the PMO transistors P11 and P12, Group PMOS transistor (P12) and Yen the signal is generated at the connection point of the MOS transistor (N11), that signal is inverted by the inverter (IN11) is generated as an output signal.

이와 같이 구성된 종래 장치의 동작은 다음과 같다.The operation of the conventional apparatus configured as described above is as follows.

먼저, 입력신호(Vin)가 저전위이면 피모스트랜지스터(P11),(P12)는 턴-온되고, 엔모스트랜지스터(N11),(N12)는 턴-오프 된다.First, when the input signal Vin has a low potential, the PMOS transistors P11 and P12 are turned on, and the NMOS transistors N11 and N12 are turned off.

이에따라, 출력단(OUT)은 전원전압(VCC)이 피모스트랜지스터(P11),(P12) 및 인버터(IN11)를 통하여 인가되어 저전위상태가 되고, 이때 전원전압(VCC)이 피모스트랜지스터(P11),(P12)를 통하여 엔모스트랜지스터(N13)의 게이트에 인가되어, 그 엔모스트랜지스터(N13)는 턴-온된다.Accordingly, in the output terminal OUT, the power supply voltage VCC is applied through the PMOS transistors P11, P12 and the inverter IN11 to be in a low potential state, and the power supply voltage VCC is the PMOS transistor P11. Is applied to the gate of the NMOS transistor N13 through P12, and the NMOS transistor N13 is turned on.

이에따라, 전원전압(VCC)이 엔모스트랜지스터(N13)를 통해 엔모스트랜지스터(N11)의 소스와 엔모스트랜지스터(N12)의 드레인의 접속점에 인가되어, 상기 엔모스트랜지스터(N11)의 드레인과 소스는 같은 전위를 가지게 되어 입력전압(Vin)이 전원전압(VCC)레벨로 점점 증가해도 안정되게 출력단(OUT)이 저전위 상태로 유지된다.Accordingly, the power supply voltage VCC is applied to the connection point between the source of the enmos transistor N11 and the drain of the enmos transistor N12 through the enmos transistor N13, so that the drain and the source of the enmos transistor N11 are applied. Has the same potential so that the output terminal OUT is stably maintained even when the input voltage Vin gradually increases to the power supply voltage VCC level.

반대로 입력신호(Vin)가 고전위일 경우,피모스트랜지스터(P11),(P12)는 턴-오프 되고 엔모스트랜지스터(N11),(N12)는 턴-온 되어 출력단(OUT)이 인버터 및 엔모스트랜지스터(N11),(N12)를 통하여 접지(GND)되어 고전위상태가 된다.On the contrary, when the input signal Vin has a high potential, the PMOS transistors P11 and P12 are turned off and the NMOS transistors N11 and N12 are turned on so that the output terminal OUT is the inverter and the NMOS. Through the transistors N11 and N12, the ground GND is brought into a high potential state.

이때, 피모스트랜지스터(P13)의 게이트에 저전위가 인가되어 그 피모스트랜지스터(P13)가 턴-온되므로 전원전압(VCC)이 상기 피모스트랜지스터(P13)를 통해 접지(GND)로 흐르며, 이에따라 피모스트랜지스터(P12)의 드레인과 소스의 전위가 같게 되어 입력전압(Vin)이 점점감소되더라도 안정되게 출력단은 고전위를 계속하여 유지하게 된다.At this time, since a low potential is applied to the gate of the PMOS transistor P13 and the PMOS transistor P13 is turned on, a power supply voltage VCC flows to the ground GND through the PMOS transistor P13. As a result, the potentials of the drain and the source of the PMOS transistor P12 are equal, so that the output stage keeps the high potential stably even when the input voltage Vin is gradually decreased.

따라서, 입력전압(Vin)이 증가될 때와 감소될 때 서로 다른 전압곡선을 유지하는 히스테리시스곡선의 성질을 갖게 된다.Therefore, the hysteresis curve maintains a different voltage curve when the input voltage Vin is increased and decreased.

도2는 종래 슈미트 트리거 회로의 다른 실시예의 회로도로서, 이에 도시된 바와같이 인버터(IN21),(IN24),(IN25)을 순차적으로 직렬 접속하여, 상기 인버터(IN21) ,(IN24) 사이에 역방향으로 인버터(IN22),(IN23)가 병렬로 접속된 래치(20)를 삽입하여 구성한다.FIG. 2 is a circuit diagram of another embodiment of the conventional Schmitt trigger circuit. As shown in FIG. 2, inverters IN21, IN24, and IN25 are sequentially connected in series, and are reversed between the inverters IN21 and IN24. Thus, the latches 20 having the inverters IN22 and IN23 connected in parallel are inserted.

이와같이 구성된 종래 장치의 동작을 설명하면 다음과 같다.The operation of the conventional apparatus configured as described above is as follows.

입력전압(Vin)이 고전위에서 저전위로 감소할 때 문턱전압 이하로 떨어지면 인버터(IN21)에서 저전위를 출력하고, 이 저전압은 래치(20)에서 반전되어 고전위로 출력된다.When the input voltage Vin decreases from a high potential to a low potential and falls below a threshold voltage, the inverter IN21 outputs a low potential, and the low voltage is inverted by the latch 20 and output at high potential.

상기 고전위는 인버터(IN24),(IN25)를 통하여 고전위로 출력된다.The high potential is output at high potential through inverters IN24 and IN25.

즉, 입력전압(Vin)이 증가될 때와 감소될 때에는 래치(20)에 의해 서로 다른 전압곡선을 유지하므로 히스테리시스곡선을 유지한다That is, when the input voltage Vin is increased and decreased, the hysteresis curve is maintained because the different voltage curve is maintained by the latch 20.

이상에서 설명한 바와같이 종래의 장치는 히스테리시스곡선의 간격을 조절할 수 있는 장치가 없어서 히스테리시스곡선의 간격을 조정할 수 없는 문제점이 있었다.As described above, the conventional apparatus has no problem in that the hysteresis curve cannot be adjusted because there is no device capable of adjusting the spacing of the hysteresis curve.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 릴레이구동부에 히스테리시스곡선을 결정하는 인버터를 연결하여 원하는 히스테리시스곡선을 구하는 데 목적이 있다.An object of the present invention is to obtain a desired hysteresis curve by connecting an inverter that determines the hysteresis curve to the relay drive unit in order to solve such a conventional problem.

도1은 종래 슈미트트리거 회로도.1 is a conventional Schmitt trigger circuit diagram.

도2는 종래 슈미트트리거회로의 다른 실시예의 회로도.2 is a circuit diagram of another embodiment of a conventional Schmitt trigger circuit.

도3은 본 발명 슈미트트리거 회로도.Figure 3 is a Schmitt trigger circuit diagram of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

30,31: 릴레이 구동부 32:래치30, 31: relay driver 32: latch

IN31∼IN37: 인버터 P31: 피모스트랜지스터IN31 to IN37: Inverter P31: PMOS transistor

N31: 엔모스트랜지스터N31: NMOS transistor

상기와 같은 목적은 입력전압을 반전하여 출력하는 제1,제2,제3,제4 인버터와; 상기 제1,제2,제3,제4 인버터에서 출력된 반전신호를 제어신호에 따라 스위칭하는 제1,제2,제3,제4 스위치와; 상기 제1,제2 스위치중 하나를 선택하는 제어신호를 출력하는 제1 릴레이구동부와; 상기 제3,제4 스위치중 하나를 선택하는 제어신호를 출력하는 제2 릴레이구동부와; 상기 제1,제2 스위치의 접속점에서 출력된 신호에 따라 도통되어 고전위를 출력하는 피모스트랜지스터와; 상기 제3,제4 스위치의 접속점에서 출력된 신호에 따라 도통되어 저전위를 출력하는 엔모스트랜지스터와; 상기 피모스트랜지스터 또는 상기 엔모스트랜지스터를 통해 신호를 입력받아 그 신호를 래칭하는 래치와; 상기 래치로부터 출력된 신호를 인가받아 반전하는 제5 인버터로 구성하여 달성되는 것으로, 이와같은 발명을 첨부한 도면을 참조하여 설명한다.The above object includes: first, second, third, and fourth inverters for inverting and outputting an input voltage; First, second, third, and fourth switches for switching inverted signals output from the first, second, third, and fourth inverters according to control signals; A first relay driver for outputting a control signal for selecting one of the first and second switches; A second relay driver for outputting a control signal for selecting one of the third and fourth switches; A PMOS transistor connected to the signal output from the connection point of the first and second switches to output a high potential; An n-mo-transistor connected to the signal output from the connection point of the third and fourth switches to output a low potential; A latch for receiving a signal through the PMOS transistor or the NMOS transistor and latching the signal; This invention is achieved by configuring a fifth inverter that receives and outputs the signal output from the latch. The present invention will be described with reference to the accompanying drawings.

도2는 본 발명의 실시예의 회로도로서, 이에 도시된 바와같이 입력신호를 반전하여 출력하는 인버터(IN31,IN32,IN33,IN34)와; 상기 인버터(IN31,IN32,IN33,IN34)에서 출력된 반전신호를 인가받아 제어신호에 따라 스위칭하는 스위치(S1,S2,S3,S4)와; 상기 스위치(S1),(S2)중 하나를 선택하는 제어신호를 출력하는 제1 릴레이구동부(30)와; 상기 스위치(S3),(S4)중 하나를 선택하는 제어신호를 출력하는 제2 릴레이구동부(31)와; 상기 스위치(S1),(S2)의 접속점에서 출력된 신호에 따라 도통되어 전원전압이 인가되는 피모스트랜지스터(P31)와; 상기 스위치(S3),(S4)의 접속점에서 출력된 신호에 따라 도통되어 접지전압이 인가되는 엔모스트랜지스터(N31)와; 상기 피모스트랜지스터(P31)의 드레인과 상기 엔모스트랜지스터(N31)의 드레인의 접속점에서 출력된 신호를 인가받아 래치하는 래치(32)와; 상기 래치(32)로부터 출력된 신호를 입력받아 반전하는 인버터(IN37)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.Fig. 2 is a circuit diagram of an embodiment of the present invention, which includes inverters IN31, IN32, IN33, and IN34 for inverting and outputting an input signal as shown therein; A switch (S1, S2, S3, S4) receiving the inverted signals output from the inverters (IN31, IN32, IN33, IN34) and switching in accordance with a control signal; A first relay driver 30 outputting a control signal for selecting one of the switches S1 and S2; A second relay driver 31 for outputting a control signal for selecting one of the switches S3 and S4; A PMOS transistor (P31) which is connected in accordance with the signal output from the connection point of the switches (S1) and (S2) and is supplied with a power supply voltage; An en-MOS transistor (N31) connected to the signal output from the connection point of the switches (S3) and (S4) and applied with a ground voltage; A latch (32) for receiving and latching a signal outputted from a connection point between the drain of the PMOS transistor (P31) and the drain of the NMOS transistor (N31); The operation of the present invention constituted by the inverter IN37 which receives the signal output from the latch 32 and inverts it will be described.

인버터(IN31),(IN32),(IN33),(IN34)는 서로 다른 문턱전압을 가지며, 인버터(IN31)의 문턱전압이 가장 높고 인버터(IN34)의 문턱전압이 가장 낮다.The inverters IN31, IN32, IN33, and IN34 have different threshold voltages, and have the highest threshold voltage of the inverter IN31 and the lowest threshold voltage of the inverter IN34.

따라서, 입력전압(Vin)이 고전위에서 점점 감소되면 인버터(IN31), (IN32),(IN33) ,(IN34)는 순차적으로 저전위에서 고전위를 출력한다.Therefore, when the input voltage Vin gradually decreases at the high potential, the inverters IN31, IN32, IN33, and IN34 sequentially output the high potential at the low potential.

제1 릴레이구동부(30)는 스위치(S1)를 선택하는 제어신호를 출력하고 제2 릴레이구동부(31)는 스위치(S3)를 선택하는 제어신호를 출력하면, 제1 릴레이구동부(30)의 제어신호에 따라 고전위인 입력신호(Vin)를 인버터(IN31)에서 반전하여 스위치(S1)를 통해 피모스트랜지스터(P31)의 게이트에 인가되어 그 피모스트랜지스터(P31)는 턴-온 되므로 그 피모스트랜지스터(P31)를 통하여 고전위가 출력되고, 래치(32)는 상기 고전위를 입력받아 래치하여 저전위를 출력하여, 그 저전위를 인버터(IN37)에서 반전하여 출력신호(Vout)를 고전위로 발생하며, 또한 제2 릴레이구동부(31)의 제어신호에 따라 고전위인 입력신호(Vin)가 인버터(IN33)에서 반전되어 저전위가 스위치(S3)를 통해 엔모스트랜지스터(N31)의 게이트에 인가되어 그 엔모스트랜지스터(N31)는 턴-오프 된다.When the first relay driver 30 outputs a control signal for selecting the switch S1 and the second relay driver 31 outputs a control signal for selecting the switch S3, the first relay driver 30 controls the first relay driver 30. According to the signal, the input signal Vin having a high potential is inverted at the inverter IN31 and applied to the gate of the PMOS transistor P31 through the switch S1, and the PMOS transistor P31 is turned on so that the PMOS is turned on. The high potential is output through the transistor P31, and the latch 32 receives the high potential to latch and outputs a low potential, and inverts the low potential in the inverter IN37 to bring the output signal Vout to a high potential. In addition, according to the control signal of the second relay driver 31, the input signal Vin having a high potential is inverted in the inverter IN33, and a low potential is applied to the gate of the n-MOS transistor N31 through the switch S3. Thus, the NMOS transistor N31 is turned off.

이때, 입력신호(Vin)가 점점 감소되어 상기 인버터(IN31)의 문턱전압보다 낮아지면 그 인버터(IN31)를 통해 고전위가 출력되어 상기 피모스트랜지스터(P31)는 턴-오프되고, 제2 릴레이구동부에 의해 선택된 인버터(IN33)도 입력신호가 고전위에서 점점 감소되어 자체의 문턱전압보다 낮아지면 고전위를 출력하여 그 고전위가 엔모스트랜지스터(N31)의 게이트에 인가되므로 상기 엔모스트랜지스터(N31)는 턴-온되어 그 엔모스트랜지스터(N31)를 통해 저전위가 출력되고, 이에따라 래치(32)는 상기 저전위를 입력받아 래치하여 고전위를 출력하며, 그 고전위는 인버터(IN37)에서 반전되어 출력신호가 고전위로 발생된다.At this time, when the input signal Vin decreases gradually and becomes lower than the threshold voltage of the inverter IN31, the high potential is output through the inverter IN31, and the PMOS transistor P31 is turned off, and the second relay Inverter IN33 selected by the driver also outputs a high potential when the input signal is gradually decreased at a high potential and becomes lower than its threshold voltage, and the high potential is applied to the gate of the NMOS transistor N31. ) Is turned on so that the low potential is output through the NMOS transistor N31, and accordingly, the latch 32 receives the low potential and latches it to output a high potential, and the high potential is output from the inverter IN37. Inverted, the output signal is generated at high potential.

여기서, 입력신호(Vin)가 점점 증가하거나 점점 감소할 때 엔모스트랜지스터(N31) 및 피모스트랜지스터(P31)가 동시에 오프되는 경우가 발생할 수 있지만 상기 래치(32)에 의하여 이전의 신호가 출력된다.Here, when the input signal Vin gradually increases or decreases, the case where the NMOS transistor N31 and the PMOS transistor P31 are simultaneously turned off may occur, but the previous signal is output by the latch 32. .

반대로, 입력신호(Vin)가 저전위에서 점점 증가되면 인버터(IN31),(IN32),(IN33) ,(IN34)는 역순으로 고전위에서 저전위로 동작하게 된다.On the contrary, if the input signal Vin is gradually increased at the low potential, the inverters IN31, IN32, IN33, and IN34 operate in the low potential at the high potential in the reverse order.

제1 릴레이구동부(30)는 스위치(S1)를 선택하는 제어신호를 출력하고 제2 릴레이구동부(31)는 스위치(S3)를 선택하는 제어신호를 출력하면, 제1 릴레이구동부(30)의 제어신호에 따라 저전위인 입력신호(Vin)를 인버터(IN31)에서 반전하여 고전위를 스위치(S1)를 통해 피모스트랜지스터(P31)의 게이트에 인가되므로 그 피모스트랜지스터(P31)는 턴-오프된다.When the first relay driver 30 outputs a control signal for selecting the switch S1 and the second relay driver 31 outputs a control signal for selecting the switch S3, the first relay driver 30 controls the first relay driver 30. According to the signal, the low potential input signal Vin is inverted in the inverter IN31 and the high potential is applied to the gate of the PMOS transistor P31 through the switch S1, so the PMOS transistor P31 is turned off. .

또한, 제2 릴레이구동부(31)의 제어신호에 따라 저전위인 입력신호(Vin)가 인버터(IN33)에서 반전되어 고전위가 스위치(S3)를 통해 엔모스트랜지스터(N31)의 게이트에 인가되어 그 엔모스트랜지스터(N31)는 턴-온 된다.In addition, according to the control signal of the second relay driver 31, the input signal Vin having a low potential is inverted in the inverter IN33, and a high potential is applied to the gate of the NMOS transistor N31 through the switch S3. The NMOS transistor N31 is turned on.

이에따라, 저전위가 상기 엔모스트랜지스터(N31)를 통해 래치(32)에 입력되므로, 상기 래치(32)는 그 저전위를 래칭하여 고전위를 출력하고, 이 고전위는 인버터(IN37)에서 반전되어 저전위로 출력된다.Accordingly, since the low potential is input to the latch 32 through the NMOS transistor N31, the latch 32 latches the low potential and outputs a high potential, which is inverted in the inverter IN37. Output at low potential.

이때, 입력신호(Vin)가 점점 증가되어 상기 인버터(IN31)의 문턱전압보다 높아지면 그 인버터(IN31)를 통해 저전위가 출력되어 상기 피모스트랜지스터(P31)는 턴-온되고, 이에따라 고전위가 상기 피모스트랜지스터(P31)를 통해 래치(32)에 입력되고, 상기 래치(32)는 그 고전위를 래칭하여 저전위를 출력하며, 이 저전위는 인버터(IN37)에서 반전되어 고전위로 출력된다.At this time, when the input signal Vin is gradually increased and becomes higher than the threshold voltage of the inverter IN31, the low potential is output through the inverter IN31, and the PMOS transistor P31 is turned on, and accordingly, the high potential Is input to the latch 32 through the PMOS transistor P31, and the latch 32 latches its high potential to output a low potential, which is inverted by the inverter IN37 and output at high potential. do.

한편, 제2 릴레이구동부(31)에 의해 선택된 인버터(IN33)도 입력신호(Vin)가 저전위에서 점점 증가되어 자체의 문턱전압보다 높아지면 저전위를 출력하여, 그 저전위가 엔모스트랜지스터(N31)의 게이트에 인가되므로 상기 엔모스트랜지스터(N31)는 턴-오프된다.On the other hand, the inverter IN33 selected by the second relay driver 31 also outputs a low potential when the input signal Vin is gradually increased at a low potential and becomes higher than its threshold voltage, and the low potential thereof is the NMOS transistor N31. NMOS transistor N31 is turned off.

이상에서 상세히 설명한 바와같이 본 발명은 릴레이구동부에 히스테리시스곡선을 결정하는 인버터를 연결하여 히스테리시스곡선을 얻을 수 있는 데 이는 히스테리시스곡선의 간격을 고정시키지 않고 릴레이구동부를 이용하여 히스테리시스곡선 간격을 변화할 수 있는 효과가 있다.As described in detail above, the present invention can obtain a hysteresis curve by connecting an inverter that determines the hysteresis curve to the relay driving unit, which can change the hysteresis curve spacing using the relay driving unit without fixing the spacing of the hysteresis curve. It works.

Claims (1)

입력신호를 반전하여 출력하는 제1,제2,제3,제4 인버터와; 상기 제1,제2,제3,제4 인버터에서 출력된 반전신호를 스위칭하는 제1,제2,제3,제4 스위치와; 상기 제1,제2 스위치의 스위칭동작을 제어하는 제1 릴레이구동부와; 상기 제3,제4 스위치의 스위칭동작을 제어하는 제2 릴레이구동부와; 상기 제1,제2 스위치의 접속점에서 출력된 신호에 따라 도통되어 고전위를 출력하는 피모스트랜지스터와; 상기 제3,제4 스위치의 접속점에서 출력된 신호에 따라 도통되어 저전위를 출력하는 엔모스트랜지스터와; 상기 피모스트랜지스터 또는 상기 엔모스트랜지스터를 통해 신호를 입력받아 래칭하는 래치와; 상기 래치의 신호를 반전하는 제5 인버터로 구성하는 것을 특징으로 하는 슈미트 트리거회로.First, second, third, and fourth inverters for inverting and outputting an input signal; First, second, third, and fourth switches for switching the inverted signals output from the first, second, third, and fourth inverters; A first relay driver for controlling a switching operation of the first and second switches; A second relay driver for controlling a switching operation of the third and fourth switches; A PMOS transistor connected to the signal output from the connection point of the first and second switches to output a high potential; An n-mo-transistor connected to the signal output from the connection point of the third and fourth switches to output a low potential; A latch receiving and latching a signal through the PMOS transistor or the NMOS transistor; And a fifth inverter for inverting the latch signal.
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