KR100244497B1

KR100244497B1 - Cmos triming circuit

Info

Publication number: KR100244497B1
Application number: KR1019970052460A
Authority: KR
Inventors: 이동낙
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-10-14
Filing date: 1997-10-14
Publication date: 2000-02-01
Also published as: KR19990031657A

Abstract

본 발명은 씨모스 트리밍회로에 관한 것으로, 종래 씨모스 트리밍회로는 퓨즈모드에서 고전압인 퓨즈커팅신호가 인가되어도, 입력데이터의 값에 따라 패스의 형성이 변경되어, 정확한 시점에서의 퓨즈커팅이 일어나지 않게 되는 문제점과 아울러 퓨즈가 커팅되어도, 전원전압보다 고전압인 퓨즈커팅신호에 의해 인에이블신호를 반전한 인버터의 출력신호에 따라 도통제어되는 피모스 트랜지스터를 통해 전원전압측으로 전류패스가 형성되어 회로가 불안정한 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 인에이블신호(EN)와 일측이 접지된 저항(R1)에 인가되는 프로그램신호(PGM)에 의한 전압에 따라 전원전압(VDD)의 인가를 제어하는 인에이블제어부(10)와; 클럭신호(CLK)에 따라 입력데이터(DIN)를 래치하여 출력신호(OUT)를 출력하는 디플립플롭(DFF1)과; 퓨즈커팅신호(VPGM)와 일측이 접지에 접속된 입력저항(R1)에 인가되는 프로그램신호(PGM)에 따른 전압을 인가받아 논리조합하여 각기 위상이 반대인 출력신호(SEL),(SELB)를 출력하는 출력선택부(20)와; 상기 입력저항(R1)에 인가된 프로그램신호(PGM)에 따른 전압을 반전하는 인버터(INV1)와; 상기 인버터(INV1)의 출력신호와 인에이블신호(EN) 및 인버터(INV2)를 통해 반전된 디플립플롭(DFF1)의 출력신호를 입력받아 입력되는 상기 퓨즈커팅신호(VPGM)를 인가제어하는 퓨즈커팅 제어부(30)와; 상기 퓨즈커팅 제어부(30)의 출력단과 접지사이에 접속되어 상기 퓨즈커팅 제어부(30)를 통해 퓨즈커팅신호(VPGM)가 인가되는 경우, 커팅되어 전류패스를 변환하는 퓨즈(FUSE1)와; 입력단(a,b)에 입력되는 상기 인에이블제어부(10)의 전원전압(VDD)에 의한 신호와 디플립플롭(DFF1)의 출력신호(OUT)중 하나를 선택입력단과 반전선택입력단에 입력되는 상기 출력선택부(20)의 출력신호(SEL),(SELB)에 따라 선택 및 반전하여 출력데이터(DOUT)를 출력하는 멀티플렉서(MUX1)로 구성하여 퓨즈모드에서 전원전압보다 큰 퓨즈커팅신호의 인가시 전류패스가 간소화되며, 최적의 입력데이터값의 보수를 취하지 않고도 용이하게 퓨즈를 커팅하는 효과와 아울러 퓨즈가 커팅된 이후에도 전원전압과 퓨즈커팅신호의 전압값차에 의한 전류패스의 형성을 방지하여 회로를 안정화시키는 효과가 있다.The present invention relates to a CMOS trimming circuit. In the conventional CMOS trimming circuit, even when a high voltage fuse cutting signal is applied in a fuse mode, the formation of a path is changed according to the value of the input data so that the fuse cutting occurs at an accurate time. In addition, even if the fuse is cut, a current path is formed to the power supply voltage side through a PMOS transistor which is electrically controlled according to the output signal of the inverter inverting the enable signal by the fuse cutting signal higher than the power supply voltage. There was an unstable problem. In consideration of such a problem, the present invention provides an enable control unit for controlling the application of the power supply voltage VDD according to the voltage of the enable signal EN and the program signal PGM applied to the resistor R1 having one side grounded. 10); A deflip-flop DFF1 for latching the input data DIN according to the clock signal CLK to output the output signal OUT; The output signals SEL and SELB of opposite phases are respectively obtained by logically combining the voltage according to the fuse cutting signal VPGM and the program signal PGM applied to the input resistor R1 connected to one side of the ground. An output selector 20 for outputting; An inverter INV1 for inverting a voltage according to the program signal PGM applied to the input resistor R1; A fuse applying and controlling the fuse cutting signal VPGM, which receives the output signal of the inverter INV1 and the enable signal EN and the output signal of the inverted flip-flop DFF1 through the inverter INV2. A cutting controller 30; A fuse FUSE1 connected between the output terminal of the fuse cutting controller 30 and the ground and cut when the fuse cutting signal VPGM is applied through the fuse cutting controller 30 to convert a current path; One of the signal from the power supply voltage VDD of the enable control unit 10 and the output signal OUT of the deflip-flop DFF1 input to the input terminals a and b is input to the selection input terminal and the inverted selection input terminal. Application of the fuse cutting signal larger than the power supply voltage in the fuse mode by configuring the multiplexer MUX1 that selects and inverts the output data DOUT according to the output signals SEL and SEB of the output selector 20. The current path is simplified at the time, and the effect is that the fuse is easily cut without having to maintain the optimal input data value, and the circuit is prevented from forming the current path due to the voltage value difference between the power supply voltage and the fuse cutting signal even after the fuse is cut. It is effective to stabilize.

Description

CMOS trimming circuit

본 발명은 씨모스 트리밍회로에 관한 것으로, 특히 전류패스를 단순화하여 용이하게 퓨즈를 커팅함으로써, 각 동작모드에 따른 정확한 데이터를 출력하는데 적당하도록 한 씨모스 트리밍회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS trimming circuit, and more particularly, to a CMOS trimming circuit suitable for outputting accurate data according to each operation mode by simplifying a current path and easily cutting a fuse.

일반적으로 씨모스 트리밍회로는 전원전압이 인가되는 패스를 각 모드에 따라 입력되는 입력신호에 따라 도통제어되는 씨모스 트랜지스터를 사용하여 변경하고, 퓨즈를 두어 이를 통해 출력데이터를 출력하거나, 강한 전원전압의 인가로 퓨즈를 커팅하여 그 상태를 특정한 모드로 하여 출력데이터를 출력하는 회로이며, 종래 씨모스 트리밍회로는 퓨즈 커팅시 전류 패스가 단일화되지 않아 퓨즈 커팅동작이 정확하게 이루어지지 않는 경우가 발생할 수 있으며, 이와 같은 종래 씨모스 트리밍회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, the CMOS trimming circuit changes the path to which the power supply voltage is applied by using CMOS transistors which are electrically controlled according to the input signal input according to each mode, and outputs the output data through a fuse, or a strong power supply voltage. It is a circuit that outputs the output data by cutting the fuse by applying a specific mode to the specific mode.In the conventional CMOS trimming circuit, the fuse cutting operation may not be performed correctly because the current path is not unified when the fuse is cut. With reference to the accompanying drawings, such a conventional CMOS trimming circuit is described in detail as follows.

도1은 종래 씨모스 트리밍회로도로서, 이에 도시한 바와 같이 인에이블신호(EN)의 입력에 따라 회로에 전원전압(VDD)의 인가를 제어하는 인에이블제어부(10)와; 입력데이터(DIN)를 클럭신호(CLK)에 따라 래치하여 출력신호(OUT)를 출력하는 디플립플롭(DFF1)과; 퓨즈커팅신호(VPGM)와 일측이 접지에 접속된 입력저항(R1)에 인가되는 프로그램신호(PGM)에 따른 전압을 인가받아 논리조합하여 각기 위상이 반대인 출력신호(SEL),(SELB)를 출력하는 출력선택부(20)와; 상기 입력저항(R1)에 인가된 프로그램신호(PGM)에 따른 전압을 반전하는 인버터(INV1)와; 상기 인버터(INV1)의 출력신호와 인에이블신호(EN) 및 디플립플롭(DFF1)의 출력신호를 입력받아 인가되는 상기 퓨즈커팅신호(VPGM)를 인가제어하는 퓨즈커팅 제어부(30)와; 상기 퓨즈커팅 제어부(30)의 출력단과 접지사이에 접속되어 상기 퓨즈커팅 제어부(30)를 통해 퓨즈커팅신호(VPGM)가 인가되는 경우, 커팅되는 퓨즈(FUSE1)와; 상기 인에이블제어부(10)의 전원전압(VDD)에 의한 신호와 디플립플롭(DFF1)의 출력신호(OUT)중 하나를 선택입력단과 반전선택입력단에 입력되는 상기 출력선택부(20)의 출력신호(SEL),(SELB)에 따라 선택 및 반전하여 출력신호(DOUT)를 출력하는 멀티플렉서(MUX1)로 구성된다.FIG. 1 is a conventional CMOS trimming circuit, and as shown therein, an enable controller 10 for controlling the application of a power supply voltage VDD to a circuit in response to an input of an enable signal EN; A deflip-flop DFF1 for latching the input data DIN according to the clock signal CLK to output the output signal OUT; The output signals SEL and SELB of opposite phases are respectively obtained by logically combining the voltage according to the fuse cutting signal VPGM and the program signal PGM applied to the input resistor R1 connected to one side of the ground. An output selector 20 for outputting; An inverter INV1 for inverting a voltage according to the program signal PGM applied to the input resistor R1; A fuse cutting controller 30 configured to receive and control the fuse cutting signal VPGM applied to receive the output signal of the inverter INV1 and the enable signal EN and the output signal of the flip-flop DFF1; A fuse FUSE1 connected between the output terminal of the fuse cutting controller 30 and the ground and cut when the fuse cutting signal VPGM is applied through the fuse cutting controller 30; An output of the output selector 20 inputted to a selection input terminal and an inverted selection input terminal of one of a signal caused by the power supply voltage VDD of the enable controller 10 and an output signal OUT of the dip-flop DFF1 The multiplexer MUX1 selects and inverts the signals SEL and SEB to output the output signal DOUT.

상기 인에이블제어부(10)는 인에이블신호(EN)를 반전하는 인버터(INV2)와; 게이트에 인가되는 상기 인버터(INV2)의 출력신호에 따라 그 드레인에 인가되는 전원전압(VDD)에 의한 전류를 소스측으로 흐르게 하는 엔모스 트랜지스터(NM1)로 구성된다.The enable control unit 10 includes an inverter INV2 for inverting the enable signal EN; In accordance with the output signal of the inverter INV2 applied to the gate is composed of the NMOS transistor (NM1) for flowing a current by the power supply voltage (VDD) applied to the drain to the source side.

상기 출력선택부(20)는 상기 퓨즈커팅신호(VPGM)를 반전하는 인버터(INV3)와; 상기 인버터(INV3)의 출력신호와 상기 입력저항(R1)에 인가된 프로그램신호(PGM)에 의한 전압을 입력받아 낸드조합하여 반전선택신호(SELB)을 출력하는 낸드게이트(NAND1)와; 상기 반전선택신호(SELB)를 반전하여 선택신호(SEL)를 출력하는 인버터(INV4)로 구성된다.The output selector 20 includes an inverter INV3 for inverting the fuse cutting signal VPGM; A NAND gate NAND1 that receives an output signal of the inverter INV3 and a voltage of a program signal PGM applied to the input resistor R1 and NAND-combines the output signal of the inversion selection signal SELB; Inverter INV4 outputs the selection signal SEL by inverting the inversion selection signal SELB.

상기 퓨즈커팅 제어부(30)는 게이트에 인가되는 상기 인버터(INV1)의 출력신호에 따라 소스에 인가되는 상기 퓨즈커팅신호(VPGM)를 드레인측으로 흐르게 하는 피모스 트랜지스터(PM2)와; 상기 피모스 트랜지스터(PM2)의 드레인에 드레인이 접속되고, 게이트에 입력되는 상기 디플립플롭(DFF1)의 출력신호(OUT)에 따라 도통제어되는 엔모스 트랜지스터(NM2)와; 상기 피모스 트랜지스터(PM2)의 드레인측 신호에 따라 상기 퓨즈커팅신호(VPGM)를 상기 퓨즈(FUSE1)에 인가하는 엔모스 트랜지스터(NM1)와; 상기 인버터(INV1)의 출력신호에 따라 드레인에 인가되는 상기 피모스 트랜지스터(PM2)의 드레인측신호를 소스로 흐르게 하는 엔모스 트랜지스터(NM3)와; 상기 인에이블신호(EN)에 따라 상기 두 엔모스 트랜지스터(NM2),(NM3)의 소스측신호를 접지로 흐르게 하는 엔모스 트랜지스터(NM4)로 구성된다.The fuse cutting controller 30 may include a PMOS transistor PM2 for flowing the fuse cutting signal VPGM applied to a source to a drain in accordance with an output signal of the inverter INV1 applied to a gate; An NMOS transistor NM2 connected to a drain of the PMOS transistor PM2 and electrically controlled in response to an output signal OUT of the deflip-flop DFF1 input to a gate; An NMOS transistor NM1 for applying the fuse cutting signal VPGM to the fuse FUSE1 according to the drain side signal of the PMOS transistor PM2; An NMOS transistor NM3 for flowing a drain side signal of the PMOS transistor PM2 applied to a drain to a source according to the output signal of the inverter INV1; In accordance with the enable signal EN, an NMOS transistor NM4 configured to flow the source side signals of the two NMOS transistors NM2 and NM3 to ground.

이하, 상기와 같이 구성된 종래 씨모스 트리밍회로의 동작을 설명한다.Hereinafter, the operation of the conventional CMOS trimming circuit configured as described above will be described.

먼저, 파워오프 모드, 즉 전체회로가 동작하지 않는 경우는 상기 인에이블신호(EN)가 저전위로 입력되고, 프로그램신호(PGM)가 입력되지 않는 경우로, 이때의 동작은 인에이블제어부(10)의 인버터(INV2)의 출력신호는 고전위가 되며, 이를 게이트에 입력받은 피모스 트랜지스터(PM1)는 오프되어 전원전압(VDD)에 의한 전류가 전체 회로에 인가됨을 방지한다.First, when the power-off mode, that is, the entire circuit does not operate, the enable signal EN is input at a low potential and the program signal PGM is not input. In this case, the enable control unit 10 The output signal of the inverter INV2 becomes a high potential, and the PMOS transistor PM1 received at the gate is turned off to prevent the current from the power supply voltage VDD from being applied to the entire circuit.

그리고, 상기 저전위의 인에이블신호(EN)를 게이트에 입력받은 엔모스 트랜지스터(NM4) 또한 오프되며, 프로그램신호(PGM)의 입력이 없어도, 입력저항(R1)에 의한 저전위신호가 인버터(INV1)에 입력됨과 동일한 효과가 있으므로, 인버터(INV1)의 출력신호는 고전위로 출력된다. 이에 따라 피모스 트랜지스터(PM2)가 오프되며, 엔모스 트랜지스터(NM3)이 도통되어, 엔모스 트랜지스터(NM1)의 게이트를 저전위로 하여 오프시킴으로써, 프로그램신호(PGM)에 관계없이 퓨즈(FUSE1)에는 전류가 흐르지 않게 된다.In addition, the NMOS transistor NM4 having the low potential enable signal EN inputted to the gate is also turned off, and the low potential signal by the input resistor R1 is converted to the inverter even without the input of the program signal PGM. Since there is the same effect as that input to INV1), the output signal of the inverter INV1 is output at high potential. As a result, the PMOS transistor PM2 is turned off, the NMOS transistor NM3 is turned on, and the gate of the NMOS transistor NM1 is turned off at a low potential, thereby making the fuse FUSE1 irrespective of the program signal PGM. No current flows.

그리고, 출력선택부(20)의 낸드게이트(NAND1) 일측 입력단에 상기 입력저항(R1)에 의한 저전위의 신호가 입력되어, 낸드게이트(NAND1)의 출력신호인 반전선택신호(SELB)는 고전위로 고정되고, 이를 인버터(INV4)를 통해 반전한 선택신호(SEL)는 저전위로 출력된다. 상기와 같이 고전위의 반전선택신호(SELB)와 저전위의 선택신호(SEL)를 각각 선택입력단(selb),(sel)에 입력받은 멀티플렉서(MUX1)는 입력단(b)에 입력되는 상기 인에이블제어부(10)의 피모스 트랜지스터의 소스측신호와 상기 퓨즈(PUSE1)의 일측단신호를 선택하여 이를 반전하여 고전위 출력데이터(DOUT)를 출력한다.The low potential signal of the input resistor R1 is input to an input terminal of the NAND gate NAND1 of the output selector 20 so that the inverted selection signal SELB, which is an output signal of the NAND gate NAND1, is high. The selection signal SEL, which is fixed upward and inverted by the inverter INV4, is output at a low potential. As described above, the multiplexer MUX1 receiving the high potential inversion selection signal SELB and the low potential selection signal SEL at the selection input terminal selb and sel, respectively, is input to the input terminal b. The source side signal of the PMOS transistor of the controller 10 and the one end signal of the fuse PUSE1 are selected and inverted to output the high potential output data DOUT.

그 다음, 상기와 같이 프로그램신호(PGM)가 인가되지 않고, 인에이블신호 만이 고전위로 인가되는 노말모드에서의 동작은, 상기 파워오프모드에서와 동일한 저전위의 선택신호(SEL)와 고전위의 반전선택신호(SELB)가 출력선택부(20)에서 출력되고, 인에이블신호(EN)가 고전위로 인가됨에 따라 퓨즈커팅 제어부(30)의 엔모스 트랜지스터(NM4)는 도통되고, 파워오프모드와 동일하게 인버터(INV1)의 고전위 출력신호를 인가받은 피모스 트랜지스터(PM2)는 오프되며, 엔모스 트랜지스터(NM2)는 온된다. 이에 따라 엔모스 트랜지스터(NM1) 또한 오프되어, 퓨즈(FUSE1)에는 전류가 흐르지 않게 된다.Then, in the normal mode in which the program signal PGM is not applied and only the enable signal is applied at high potential as described above, the operation in the normal mode with the low potential selection signal SEL and the high potential same as in the power off mode is performed. As the inversion select signal SELB is output from the output selector 20 and the enable signal EN is applied at high potential, the NMOS transistor NM4 of the fuse cutting controller 30 is turned on, and the power off mode Similarly, the PMOS transistor PM2 receiving the high potential output signal of the inverter INV1 is turned off, and the NMOS transistor NM2 is turned on. As a result, the NMOS transistor NM1 is also turned off so that no current flows through the fuse FUSE1.

이때, 상기 고전위의 인에이블신호(EN)를 인버터(INV2)를 통해 반전한 저전위신호를 게이트에 인가받은 피모스 트랜지스터(PM2)는 도통되어 상기 퓨즈(FUSE1)의 일측단자 및 상기 멀티플렉서(MUX1)의 일측입력단(b)에 전류가 흐르게 되나, 피모스 트랜지스터(PM1)를 채널이 긴 것을 사용하여 퓨즈(FUSE1)보다 저항이 크게 함으로써, 전원전압(VDD)에 의한 전류가 퓨즈(FUSE1)를 통해 접지로 흐르게 한다. 이와 같이 전원전압(VDD)에 의한 전류로는 퓨즈(FUSE1)를 커팅할 수 없으며, 이에 따라 상기 멀티플랙서(MUX1)의 출력데이터(DOUT)는 파워오프모드와 동일하게 고전위로 출력된다.At this time, the PMOS transistor PM2 that receives the low potential signal inverted from the high potential enable signal EN through the inverter INV2 is applied to the gate so that one side terminal of the fuse FUSE1 and the multiplexer The current flows through the input terminal b of the MUX1, but the resistance of the PMOS transistor PM1 is longer than that of the fuse FUSE1 using a long channel, so that the current caused by the power supply voltage VDD causes the fuse FUSE1 to flow. Flow through to ground. As described above, the fuse FUSE1 cannot be cut by the current caused by the power supply voltage VDD. Accordingly, the output data DOUT of the multiplexer MUX1 is output at high potential as in the power-off mode.

그리고, 프로그램모드시에는, 즉 인에이블신호(EN)가 고전위로 입력되고, 프로그램신호(PGM)가 고전위, 퓨즈커팅신호(VPGM)가 저전위로 입력되는 경우에는 상기 출력선택부(20)의 낸드게이트(NAND1)의 두 입력단에는 저전위의 퓨즈커팅신호(VPGM)를 반전한 인버터(INV3)의 고전위 출력신호와 고전위 프로그램신호(PGM)가 입력되며, 이에 따라 그 출력인 반전선택신호(SELB)는 저전위, 이를 인버터(INV4)에서 반전한 선택신호(SEL)는 고전위가 되며, 이에 따라 멀티플렉서(MUX1)는 그 입력단(a)에 입력되는 디플립플롭(DFF1)의 출력신호(OUT)를 선택 및 반전한 출력데이터(DOUT)을 출력한다.In the program mode, that is, when the enable signal EN is input at high potential, the program signal PGM is input at high potential, and the fuse cutting signal VPGM is input at low potential, The high potential output signal and the high potential program signal PGM of the inverter INV3 inverting the low potential fuse cutting signal VPGM are input to the two input terminals of the NAND1, and thus the inverted selection signal that is the output thereof. (SELB) has a low potential, and the selection signal SEL inverted by the inverter INV4 becomes a high potential. Accordingly, the multiplexer MUX1 outputs the output signal of the deflip-flop DFF1 input to the input terminal a. Output the output data (DOUT) with (OUT) selected and inverted.

그리고, 퓨즈모드시, 즉 퓨즈커팅신호(VPGM), 프로그램신호(PGM), 인에이블신호(EN)가 모두 고전위로 입력되는 경우에는 상기 출력선택부(20)의 인버터(INV3)의 출력신호는 저전위로 출력되며, 이에 따라 낸드게이트(NAND1)의 출력신호인 반전선택신호(SELB)는 고전위로 고정되며, 이를 인버터(INV4)에서 반전한 선택신호(SEL)는 저전위로 출력되어 멀티플랙서(MUX1)는 입력단(b)에 입력되는 신호를 선택 및 반전하여 출력하게 된다.In the fuse mode, that is, when the fuse cutting signal VPGM, the program signal PGM, and the enable signal EN are all input at high potential, the output signal of the inverter INV3 of the output selector 20 is The inverted selection signal SELB, which is an output signal of the NAND gate NAND1, is fixed at a high potential, and the selection signal SEL inverted by the inverter INV4 is outputted at a low potential to be output at a low potential. The MUX1 selects and inverts a signal input to the input terminal b and outputs the same.

이때, 멀티플랙서(MUX1)의 입력단(b)에 입력되는 신호는 인에이블신호(EN)와 프로그램신호(PGM)가 고전위로 인가되어, 퓨즈커팅제어부(30)의 엔모스 트랜지스터(NM4)를 도통시키고, 피모스 트랜지스터(PM2)를 도통시킨다. 이때, 상기 디플립플롭(DFF1)에 입력되는 입력데이터(DIN)가 고전위이면 디플립플롭(DFF1)의 출력신호(OUT)은 고전위가 되어 엔모스 트랜지스터(NM3)을 도통시키며, 저전위이면 디플립플롭(DFF1)의 출력신호(OUT)는 저전위가 되어 엔모스 트랜지스터(NM3)를 오프시킨다. 이와 같이 엔모스 트랜지스터(NM3)가 도통된 경우에는 상기 노말모드와 동일하게 상기 멀티플랙서(MUX1)의 입력단(b)에는 저전위의 신호가 입력되며, 이를 선택 및 반전한 출력데이터(DOUT)는 고전위로 출력되고, 상기 엔모스 트랜지스터(NM3)가 도통되지 않은 경우에는 상기 피모스 트랜지스터(PM2)가 도통됨에 따라 고전위의 퓨즈커팅신호(VPGM)가 엔모스 트랜지스터(NM1)의 게이트에 인가되어, 엔모스 트랜지스터(NM1)가 도통되고, 이에 따라 퓨즈(FUSE1)에는 상기 퓨즈커팅신호(VPGM)가 인가되어 퓨즈(FUSE1)가 커팅되고, 이에 따라 상기 인버터(INV2)를 통해 반전한 인에이블신호(EN)를 게이트에 인가받은 피모스 트랜지스터(PM1)의 고전위 드레인측신호는 퓨즈(FUSE1)를 통해 접지로 흐르던 전류패스가 없어져, 모두 상기 멀티플랙서(MUX1)의 입력단(b)에 입력되고, 이를 선택하고 반전한 멀티플랙서(MUX1)의 출력데이터(DOUT)는 저전위로 출력된다.At this time, the enable signal EN and the program signal PGM are applied at a high potential to the signal input to the input terminal b of the multiplexer MUX1, thereby driving the NMOS transistor NM4 of the fuse cutting controller 30. Conducting, and conducting the PMOS transistor PM2. At this time, if the input data DIN input to the flip-flop DFF1 has a high potential, the output signal OUT of the flip-flop DFF1 becomes a high potential to conduct the NMOS transistor NM3, and thus a low potential. On the other hand, the output signal OUT of the flip-flop DFF1 becomes low potential to turn off the NMOS transistor NM3. When the NMOS transistor NM3 is conducted as described above, a low potential signal is input to the input terminal b of the multiplexer MUX1 in the same manner as in the normal mode, and the output data DOUT is selected and inverted. Is output at high potential, and when the NMOS transistor NM3 does not conduct, the high potential fuse cutting signal VPGM is applied to the gate of the NMOS transistor NM1 as the PMOS transistor PM2 conducts. As a result, the NMOS transistor NM1 is turned on, and accordingly, the fuse cutting signal VPGM is applied to the fuse FUSE1 to cut the fuse FUSE1, thereby enabling the inverted through the inverter INV2. The high potential drain side signal of the PMOS transistor PM1 applied to the gate of the signal EN disappears from the current path that flowed to the ground through the fuse FUSE1, so that the signal EN is all connected to the input terminal b of the multiplexer MUX1. Is input, And the output data (DOUT) of the reverse one multiplexer (MUX1) are output over the low potential.

상기한 바와 같이 종래 씨모스 트리밍회로는 퓨즈모드에서 고전압인 퓨즈커팅신호가 인가되어도, 입력데이터의 값에 따라 패스의 형성이 변경되어, 정확한 시점에서의 퓨즈커팅이 일어나지 않게 되는 문제점과 아울러 퓨즈가 커팅되어도, 전원전압보다 고전압인 퓨즈커팅신호에 의해 인에이블신호를 반전한 인버터의 출력신호에 따라 도통제어되는 피모스 트랜지스터를 통해 전원전압측으로 전류패스가 형성되어 회로가 불안정한 문제점이 있었다.As described above, in the conventional CMOS trimming circuit, even when a high voltage fuse cutting signal is applied in the fuse mode, the formation of the path is changed according to the value of the input data so that the fuse cutting does not occur at the correct time. Even when cut, the circuit is unstable because a current path is formed to the power supply voltage through the PMOS transistor which is electrically controlled according to the output signal of the inverter inverting the enable signal by the fuse cutting signal higher than the power supply voltage.

이와 같은 문제점을 감안한 본 발명은 전류패스를 간소화하여 정확한 퓨즈커팅과 그에 따른 안정적이고 정확한 출력데이터를 출력할 수 있는 씨모스 트리밍회로를 제공함에 그 목적이 있다.It is an object of the present invention to provide a CMOS trimming circuit capable of outputting accurate fuse cutting and stable and accurate output data by simplifying a current path.

도1은 종래 씨모스 트리밍회로도.1 is a conventional CMOS trimming circuit.

도2는 본 발명 씨모스 트리밍회로도.2 is a CMOS trimming circuit of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10 : 인에이블제어부 20 : 출력선택부10: enable controller 20: output selector

30 : 퓨즈커팅 제어부 NM1~NM4 : 엔모스 트랜지스터30: fuse cutting control unit NM1 ~ NM4: NMOS transistor

PM1~PM3 : 피모스 트랜지스터 INV1~INV4 : 인버터PM1 to PM3: PMOS transistor INV1 to INV4: Inverter

DFF1 : 디플립플롭 NAND1~NAND3 : 낸드게이트DFF1: Difl-flop NAND1 ~ NAND3: NAND Gate

MUX1 : 멀티플랙서MUX1: Multiplexer

상기와 같은 목적은 인에이블신호와 일측이 접지된 입력저항에 인가되는 프로그램신호에 의한 전압에 따라 전원전압의 인가를 제어하는 인에이블제어부와; 클럭신호에 따라 입력데이터를 래치하여 출력신호를 출력하는 디플립플롭과; 퓨즈커팅신호와 일측이 접지에 접속된 입력저항에 인가되는 프로그램신호에 따른 전압을 인가받아 논리조합하여 각기 위상이 반대인 선택신호와 반전선택신호를 출력하는 출력선택부와; 상기 입력저항에 인가된 프로그램신호에 따른 전압을 반전하는 제 1인버터와; 상기 제 1인버터의 출력신호와 인에이블신호 및 제 2인버터를 통해 반전된 디플립플롭의 출력신호를 입력받아 입력되는 상기 퓨즈커팅신호를 인가제어하는 퓨즈커팅 제어부와; 상기 퓨즈커팅 제어부의 출력단과 접지사이에 접속되어 상기 퓨즈커팅 제어부를 통해 퓨즈커팅신호가 인가되는 경우, 커팅되어 전류패스를 변환하는 퓨즈와; 두 입력단에 입력되는 상기 인에이블제어부의 전원전압에 의한 신호와 디플립플롭의 출력신호 중 하나를 선택입력단과 반전선택입력단에 입력되는 상기 출력선택부의 선택신호 및 반전선택신호에 따라 선택 및 반전하여 출력데이터를 출력하는 멀티플렉서로 구성하고, 상기 인에이블제어부를 상기 입력저항에 인가된 프로그램신호에 의한 전압과 인에이블신호를 입력받아 낸드조합하여 출력하는 제 2낸드게이트와; 상기 제 2낸드게이트의 출력신호와 상기 인에이블신호를 입력받아 낸드조합하여 출력하는 제 3낸드게이트와; 상기 제 3낸드게이트의 출력신호에 따라 소스에 인가되는 전원전압에 의한 전류를 드레인측으로 흐르게 하는 제 1피모스 트랜지스터로 구성하며, 상기 퓨즈커팅 제어부는 게이트에 인가되는 상기 제 1인버터의 출력신호에 따라 소스에 인가되는 상기 퓨즈커팅신호를 드레인측으로 흐르게 하는 제 2피모스 트랜지스터와; 상기 제 2피모스 트랜지스터의 드레인에 드레인이 접속되고, 게이트에 입력되는 상기 디플립플롭의 출력신호를 제 2인버터를 통해 반전한 신호에 따라 도통제어되는 제 2엔모스 트랜지스터와; 상기 제 2피모스 트랜지스터의 드레인측 신호에 따라 상기 퓨즈커팅신호를 상기 퓨즈에 인가하는 제 1엔모스 트랜지스터와; 상기 제 1인버터의 출력신호에 따라 드레인에 인가되는 상기 제 2피모스 트랜지스터의 드레인측신호를 소스로 흐르게 하는 제 3엔모스 트랜지스터와; 상기 인에이블신호에 따라 상기 제 2 및 제 3엔모스 트랜지스터의 소스측신호를 접지로 흐르게 하는 제 4엔모스 트랜지스터와; 상기 인에이블제어부의 제 2낸드게이트의 출력신호에 따라 도통제어되어 상기 퓨즈커팅신호를 퓨즈로 인가하는 제 3피모스 트랜지스터로 구성하여 전류패스를 간소화함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is an enable control unit for controlling the application of the power supply voltage according to the enable signal and the voltage of the program signal applied to the input resistance grounded on one side; A flip-flop that latches input data according to a clock signal and outputs an output signal; An output selector configured to receive a voltage corresponding to a fuse cutting signal and a program signal applied to an input resistor connected to one side of the ground, and output a selection signal and an inversion selection signal having opposite phases, respectively; A first inverter for inverting a voltage according to a program signal applied to the input resistance; A fuse cutting control unit configured to apply and control the fuse cutting signal inputted by receiving the output signal of the first inverter and the enable signal and the output signal of the inverted flip-flop through the second inverter; A fuse which is connected between the output terminal of the fuse cutting control unit and the ground and is cut when the fuse cutting signal is applied through the fuse cutting control unit to convert a current path; Selecting and inverting one of the signal from the power supply voltage of the enable control unit and the output signal of the flip-flop input to the two input terminals according to the selection signal and the inversion selection signal of the output selection unit input to the selection input terminal and the inversion selection input terminal. A second NAND gate configured as a multiplexer for outputting output data, the enable control unit receiving a NAND combination of a voltage and an enable signal according to a program signal applied to the input resistor, and outputting the result; A third NAND gate that receives the output signal of the second NAND gate and the enable signal and NAND-combines the output signal; And a first PMOS transistor configured to flow a current caused by a power supply voltage applied to a source to the drain side according to the output signal of the third NAND gate, and the fuse cutting controller is configured to output an output signal of the first inverter applied to the gate. A second PMOS transistor configured to flow the fuse cutting signal applied to a source to a drain side; A second NMOS transistor connected to a drain of the second PMOS transistor and electrically controlled in response to a signal inverted through the second inverter of the output signal of the deflip-flop input to the gate; A first NMOS transistor configured to apply the fuse cutting signal to the fuse according to a drain side signal of the second PMOS transistor; A third NMOS transistor configured to flow a drain side signal of the second PMOS transistor applied to a drain to a source according to the output signal of the first inverter; A fourth NMOS transistor configured to flow source side signals of the second and third NMOS transistors to ground in response to the enable signal; It is achieved by simplifying the current path by configuring a third PMOS transistor which is electrically controlled according to the output signal of the second NAND gate of the enable control unit and applies the fuse cutting signal to the fuse. When described in detail with reference to the drawings as follows.

도2는 본 발명 씨모스 트리밍회로도로서, 이에 도시한 바와 같이 인에이블신호(EN)와 일측이 접지된 저항(R1)에 인가된 프로그램신호(PGM)에 의한 전압값에 따라 전원전압(VDD)의 인가를 제어하는 인에이블제어부(10)와; 입력데이터(DIN)를 클럭신호(CLK)에 따라 래치하여 출력신호(OUT)를 출력하는 디플립플롭(DFF1)과; 퓨즈커팅신호(VPGM)와 일측이 접지에 접속된 입력저항(R1)에 인가되는 프로그램신호(PGM)에 따른 전압을 인가받아 논리조합하여 각기 위상이 반대인 출력신호(SEL),(SELB)를 출력하는 출력선택부(20)와; 상기 입력저항(R1)에 인가된 프로그램신호(PGM)에 따른 전압을 반전하는 인버터(INV1)와; 상기 인버터(INV1)의 출력신호와 인에이블신호(EN) 및 인버터(INV2)를 통해 반전된 디플립플롭(DFF1)의 출력신호를 입력받아 입력되는 상기 퓨즈커팅신호(VPGM)를 인가제어하는 퓨즈커팅 제어부(30)와; 상기 퓨즈커팅 제어부(30)의 출력단과 접지사이에 접속되어 상기 퓨즈커팅 제어부(30)를 통해 퓨즈커팅신호(VPGM)가 인가되는 경우, 커팅되어 전류패스를 변환하는 퓨즈(FUSE1)와; 입력단(a,b)에 입력되는 상기 인에이블제어부(10)의 전원전압(VDD)에 의한 신호와 디플립플롭(DFF1)의 출력신호(OUT)중 하나를 선택입력단과 반전선택입력단에 입력되는 상기 출력선택부(20)의 출력신호(SEL),(SELB)에 따라 선택 및 반전하여 출력데이터(DOUT)를 출력하는 멀티플렉서(MUX1)로 구성된다.FIG. 2 is a CMOS trimming circuit diagram of the present invention. As shown in FIG. 2, the power supply voltage VDD is based on an enable signal EN and a program signal PGM applied to a resistor R1 having one side grounded. An enable control unit 10 for controlling the application of the; A deflip-flop DFF1 for latching the input data DIN according to the clock signal CLK to output the output signal OUT; The output signals SEL and SELB of opposite phases are respectively obtained by logically combining the voltage according to the fuse cutting signal VPGM and the program signal PGM applied to the input resistor R1 connected to one side of the ground. An output selector 20 for outputting; An inverter INV1 for inverting a voltage according to the program signal PGM applied to the input resistor R1; A fuse applying and controlling the fuse cutting signal VPGM, which receives the output signal of the inverter INV1 and the enable signal EN and the output signal of the inverted flip-flop DFF1 through the inverter INV2. A cutting controller 30; A fuse FUSE1 connected between the output terminal of the fuse cutting controller 30 and the ground and cut when the fuse cutting signal VPGM is applied through the fuse cutting controller 30 to convert a current path; One of the signal from the power supply voltage VDD of the enable control unit 10 and the output signal OUT of the deflip-flop DFF1 input to the input terminals a and b is input to the selection input terminal and the inverted selection input terminal. The multiplexer MUX1 selects and inverts the output signals DOUT according to the output signals SEL and SEB of the output selector 20 and outputs the output data DOUT.

상기 인에이블제어부(10)는 상기 입력저항(R1)에 인가된 프로그램신호(PGM)에 의한 전압과 인에이블신호(EN)를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND2)와; 상기 낸드게이트(NAND2)의 출력신호와 상기 인에이블신호(EN)를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND3)와; 상기 낸드게이트(NAND3)의 출력신호에 따라 소스에 인가되는 전원전압(VDD)에 의한 전류를 드레인측으로 흐르게 하는 피모스 트랜지스터(PM1)로 구성된다.The enable controller 10 includes a NAND gate NAND2 configured to receive a NAND combination of a voltage and an enable signal EN by the program signal PGM applied to the input resistor R1 and output the NAND combination; A NAND gate NAND3 that receives an output signal of the NAND gate NAND2 and the enable signal EN, and outputs the result of NAND combining; In accordance with the output signal of the NAND gate (NAND3) is composed of a PMOS transistor (PM1) for flowing a current by the power supply voltage (VDD) applied to the source to the drain side.

상기 퓨즈커팅 제어부(30)는 게이트에 인가되는 상기 인버터(INV1)의 출력신호에 따라 소스에 인가되는 상기 퓨즈커팅신호(VPGM)를 드레인측으로 흐르게 하는 피모스 트랜지스터(PM2)와; 상기 피모스 트랜지스터(PM2)의 드레인에 드레인이 접속되고, 게이트에 입력되는 상기 디플립플롭(DFF1)의 출력신호(OUT)를 인버터(INV2)를 통해 반전한 신호에 따라 도통제어되는 엔모스 트랜지스터(NM2)와; 상기 피모스 트랜지스터(PM2)의 드레인측 신호에 따라 상기 퓨즈커팅신호(VPGM)를 상기 퓨즈(FUSE1)에 인가하는 엔모스 트랜지스터(NM1)와; 상기 인버터(INV1)의 출력신호에 따라 드레인에 인가되는 상기 피모스 트랜지스터(PM2)의 드레인측신호를 소스로 흐르게 하는 엔모스 트랜지스터(NM3)와; 상기 인에이블신호(EN)에 따라 상기 두 엔모스 트랜지스터(NM2),(NM3)의 소스측신호를 접지로 흐르게 하는 엔모스 트랜지스터(NM4)와; 상기 인에이블제어부(10)의 낸드게이트(NAND2)의 출력신호에 따라 도통제어되어 상기 퓨즈커팅신호(VPGM)를 퓨즈로 인가하는 피모스 트랜지스터(PM3)로 구성되며, 출력제어부(20)는 종래와 동일하게 구성된다.The fuse cutting controller 30 may include a PMOS transistor PM2 for flowing the fuse cutting signal VPGM applied to a source to a drain in accordance with an output signal of the inverter INV1 applied to a gate; An NMOS transistor connected to the drain of the PMOS transistor PM2 and electrically controlled in response to a signal inverting the output signal OUT of the deflip-flop DFF1 input to the gate through the inverter INV2. (NM2); An NMOS transistor NM1 for applying the fuse cutting signal VPGM to the fuse FUSE1 according to the drain side signal of the PMOS transistor PM2; An NMOS transistor NM3 for flowing a drain side signal of the PMOS transistor PM2 applied to a drain to a source according to the output signal of the inverter INV1; An NMOS transistor NM4 for flowing the source side signals of the two NMOS transistors NM2 and NM3 to ground in response to the enable signal EN; The conductive control is performed according to the output signal of the NAND gate NAND2 of the enable control unit 10 and is configured of a PMOS transistor PM3 for applying the fuse cutting signal VPGM as a fuse. It is configured in the same way.

이하, 상기와 같이 구성된 본 발명 씨모스 트리밍회로의 동작을 종래와 동일하게 각 모드별로 분리하여 설명한다.Hereinafter, the operation of the CMOS trimming circuit of the present invention configured as described above will be described separately for each mode.

먼저, 파워오프 모드, 즉 전체회로가 동작하지 않는 경우는 상기 인에이블신호(EN)가 저전위로 입력되고, 프로그램신호(PGM)가 입력되지 않는 경우로, 이때의 동작은 인에이블제어부(10)의 낸드게이트(NAND2)의 출력신호는 고전위로 고정되며, 상기 저전위의 인에이블신호(EN)을 일측입력단에 입력받은 낸드게이트(NAND3)의 출력신호 또한 고전위로 고정되어 출력되며, 이에 따라 피모스 트랜지스터(PM1)는 오프되어 전원전압(VDD)에 의한 전류가 전체 회로에 인가됨을 방지한다.First, when the power-off mode, that is, the entire circuit does not operate, the enable signal EN is input at a low potential and the program signal PGM is not input. In this case, the enable control unit 10 The output signal of the NAND gate of NAND2 is fixed at high potential, and the output signal of the NAND gate NAND3 having received the low potential enable signal EN at one input terminal is also fixed at high potential and outputted. The MOS transistor PM1 is turned off to prevent the current by the power supply voltage VDD from being applied to the entire circuit.

그리고, 상기 저전위의 인에이블신호(EN)를 게이트에 입력받은 엔모스 트랜지스터(NM4) 또한 오프되며, 프로그램신호(PGM)의 입력이 없어도, 입력저항(R1)에 의한 저전위신호가 인버터(INV1)에 입력됨과 동일한 효과가 있으므로, 인버터(INV1)의 출력신호는 고전위로 출력된다. 이에 따라 피모스 트랜지스터(PM2)가 오프되며, 엔모스 트랜지스터(NM3)이 도통되어, 엔모스 트랜지스터(NM1)의 게이트를 저전위로 하여 오프시키고, 상기 인에이블제어부(10)에 구비된 낸드게이트(NAND2)의 고전위 출력신호를 게이트에 인가받은 피모스 트랜지스터(PM3) 또한 오프되어 퓨즈(FUSE1)에는 전류가 흐르지 않게 된다.In addition, the NMOS transistor NM4 having the low potential enable signal EN inputted to the gate is also turned off, and the low potential signal by the input resistor R1 is converted to the inverter even without the input of the program signal PGM. Since there is the same effect as that input to INV1), the output signal of the inverter INV1 is output at high potential. As a result, the PMOS transistor PM2 is turned off and the NMOS transistor NM3 is turned on to turn off the gate of the NMOS transistor NM1 at a low potential, and the NAND gate provided in the enable control unit 10 is formed. The PMOS transistor PM3, which has applied the high potential output signal of the NAND2 to the gate, is also turned off so that no current flows through the fuse FUSE1.

그리고, 출력선택부(20)의 낸드게이트(NAND1) 일측 입력단에 상기 입력저항(R1)에 의한 저전위의 신호가 입력되어, 낸드게이트(NAND1)의 출력신호인 반전선택신호(SELB)는 고전위로 고정되고, 이를 인버터(INV4)를 통해 반전한 선택신호(SEL)는 저전위로 출력된다. 상기와 같이 고전위의 반전선택신호(SELB)와 저전위의 선택신호(SEL)를 각각 선택입력단(selb),(sel)에 입력받은 멀티플렉서(MUX1)는 입력단(b)에 입력되는 상기 인에이블제어부(10)의 피모스 트랜지스터(PM1)의 소스측신호와 상기 퓨즈(PUSE1)의 일측단신호를 선택하여 이를 반전하여 고전위 출력데이터(DOUT)를 출력한다.The low potential signal of the input resistor R1 is input to an input terminal of the NAND gate NAND1 of the output selector 20 so that the inverted selection signal SELB, which is an output signal of the NAND gate NAND1, is high. The selection signal SEL, which is fixed upward and inverted by the inverter INV4, is output at a low potential. As described above, the multiplexer MUX1 receiving the high potential inversion selection signal SELB and the low potential selection signal SEL at the selection input terminal selb and sel, respectively, is input to the input terminal b. The source side signal of the PMOS transistor PM1 of the controller 10 and the one end signal of the fuse PUSE1 are selected and inverted to output the high potential output data DOUT.

그 다음, 상기와 같이 프로그램신호(PGM)가 인가되지 않고, 인에이블신호(EN) 만이 고전위로 인가되는 노말모드에서의 동작은, 상기 파워오프모드에서와 동일한 저전위의 선택신호(SEL)와 고전위의 반전선택신호(SELB)가 출력선택부(20)에서 출력되고, 인에이블신호(EN)가 고전위로 인가됨에 따라 퓨즈커팅 제어부(30)의 엔모스 트랜지스터(NM4)는 도통되고, 파워오프모드와 동일하게 인버터(INV1)의 고전위 출력신호를 인가받은 피모스 트랜지스터(PM2)는 오프되며, 엔모스 트랜지스터(NM3)는 온이 되어 엔모스 트랜지스터(NM1)를 오프시켜 퓨즈(FUSE1)에는 전류가 흐르지 않게 된다.Then, in the normal mode in which the program signal PGM is not applied and only the enable signal EN is applied at high potential as described above, the operation in the normal mode with the same low potential selection signal SEL as in the power-off mode is performed. As the inverting selection signal SELB of high potential is output from the output selecting unit 20, and the enable signal EN is applied at high potential, the NMOS transistor NM4 of the fuse cutting controller 30 is turned on, and the power is turned on. As in the off mode, the PMOS transistor PM2 receiving the high potential output signal of the inverter INV1 is turned off, and the NMOS transistor NM3 is turned on so that the NMOS transistor NM1 is turned off to fuse FUSE1. No current flows through it.

이때, 상기 고전위의 인에이블신호(EN)와 저전위 프로그램신호(PGM)를 낸드조합한 낸드게이트(NAND2)의 출력신호는 고전위로 출력되어 피모스 트랜지스터(PM3)를 오프시키고, 그 고전위의 낸드게이트(NAND2) 출력신호는 고전위 인에이블신호(EN)와 함께 낸드게이트(NAND3)에서 낸드조합되어 저전위출력신호로 출력되며, 이를 게이트에 인가받은 피모스 트랜지스터(PM2)는 도통되어 상기 퓨즈(FUSE1)의 일측단자 및 상기 멀티플렉서(MUX1)의 일측입력단(b)에 전류가 흐르게 되나, 피모스 트랜지스터(PM1)를 채널이 긴 것을 사용하여 퓨즈(FUSE1)보다 저항이 크게 함으로써, 전원전압(VDD)에 의한 전류가 퓨즈(FUSE1)를 통해 접지로 흐르게 한다. 이와 같이 전원전압(VDD)에 의한 전류로는 퓨즈(FUSE1)를 커팅할 수 없으며, 이에 따라 상기 멀티플랙서(MUX1)의 출력데이터(DOUT)는 파워오프모드와 동일하게 고전위로 출력된다.At this time, the output signal of the NAND gate NAND2 obtained by NAND combining the enable signal EN of the high potential and the low potential program signal PGM is output at high potential to turn off the PMOS transistor PM3, and the high potential thereof. NAND gate output signal of NAND is output as a low potential output signal by NAND combining at NAND gate NAND3 together with high potential enable signal EN and PMOS transistor PM2 applied to the gate is turned on The current flows through one terminal of the fuse FUSE1 and one input terminal b of the multiplexer MUX1, but the resistance of the PMOS transistor PM1 is longer than that of the fuse FUSE1 by using a long channel. The current due to the voltage VDD flows through the fuse FUSE1 to ground. As described above, the fuse FUSE1 cannot be cut by the current caused by the power supply voltage VDD. Accordingly, the output data DOUT of the multiplexer MUX1 is output at high potential as in the power-off mode.

이때, 인에이블신호(EN)와 프로그램신호(PGM)가 고전위로 인가되어, 퓨즈커팅 제어부(30)의 엔모스 트랜지스터(NM4)와 피모스 트랜지스터(PM2)를 도통시킨다. 이때, 상기 디플립플롭(DFF1)에 입력되는 입력데이터(DIN)가 고전위이면 디플립플롭(DFF1)의 출력신호(OUT)은 고전위가 되고 이를 인버터(INV2)를 통해 입력받은 엔모스 트랜지스터(NM3)는 오프되며, 입력데이터(DIN)가 저전위이면 디플립플롭(DFF1)의 출력신호(OUT)는 저전위가 되고, 이를 인버터(INV2)를 통해 입력받은 엔모스 트랜지스터(NM3)를 도통시킨다. 이와 같이 엔모스 트랜지스터(NM3)가 도통된 경우에는 상기 노말모드와 동일하게 상기 멀티플랙서(MUX1)의 입력단(b)에는 저전위의 신호가 입력되며, 이를 선택 및 반전한 출력데이터(DOUT)는 고전위로 출력되고, 상기 엔모스 트랜지스터(NM3)가 도통되지 않은 경우에는 상기 피모스 트랜지스터(PM2)가 도통됨에 따라 고전위의 퓨즈커팅신호(VPGM)가 엔모스 트랜지스터(NM1)의 게이트에 인가되어, 엔모스 트랜지스터(NM1)가 도통되고, 저전위의 낸드게이트(NAND2) 출력신호를 게이트에 입력받은 피모스 트랜지스터(PM3)가 도통되며, 이에 따라 퓨즈(FUSE1)에는 상기 퓨즈커팅신호(VPGM)가 인가되어 퓨즈(FUSE1)가 커팅된다. 그리고, 상기 낸드게이트(NAND2)의 저전위 출력신호에 따라 낸드게이트(NAND3)의 출력신호는 고전위로 고정되어 피모스 트랜지스터(PM1)를 오프시켜, 상기 멀티플랙서(MUX1)의 입력단(b)에는 상기 엔모스 트랜지스터(NM1)와 피모스 트랜지스터(PM3)의 도통에 의해 인가되는 고전위신호 만이 인가되며, 멀티플랙서(MUX1)는 이를 선택 및 반전하여 출력데이터(DOUT)를 저전위로 출력한다.At this time, the enable signal EN and the program signal PGM are applied at high potential to conduct the NMOS transistor NM4 and the PMOS transistor PM2 of the fuse cutting controller 30. At this time, when the input data DIN input to the flip-flop DFF1 has a high potential, the output signal OUT of the flip-flop DFF1 becomes a high potential and the NMOS transistor received through the inverter INV2. NM3 is turned off, and if the input data DIN has a low potential, the output signal OUT of the dip-flop flop DFF1 becomes a low potential, which is applied to the NMOS transistor NM3 received through the inverter INV2. Turn on. When the NMOS transistor NM3 is conducted as described above, a low potential signal is input to the input terminal b of the multiplexer MUX1 in the same manner as in the normal mode, and the output data DOUT is selected and inverted. Is output at high potential, and when the NMOS transistor NM3 does not conduct, the high potential fuse cutting signal VPGM is applied to the gate of the NMOS transistor NM1 as the PMOS transistor PM2 conducts. Thus, the NMOS transistor NM1 is turned on, and the PMOS transistor PM3 having received the low potential NAND gate NAND2 output signal is turned on, so that the fuse FUSE1 has the fuse cutting signal VPGM. ) Is applied and the fuse FUSE1 is cut. In addition, the output signal of the NAND gate NAND3 is fixed at high potential according to the low potential output signal of the NAND gate NAND2, thereby turning off the PMOS transistor PM1, thereby inputting the input terminal b of the multiplexer MUX1. Only the high potential signal applied by the conduction of the NMOS transistor NM1 and the PMOS transistor PM3 is applied, and the multiplexer MUX1 selects and inverts the output data DOUT at low potential. .

이와 같이 프로그램모드에서 찾은 입력데이터(DIN)의 값에 보수를 취하지 않고도 용이하게 퓨즈(FUSE1)를 커팅할 수 있게 되며, 낸드게이트(NAND2),(NAND3)를 사용하여 퓨즈가 커팅된 후에 전원전압과 퓨즈커팅신호의 전압차에 의한 전류패스가 형성되는 것을 방지하게 된다.In this way, the fuse FUSE1 can be easily cut without repairing the value of the input data DIN found in the program mode, and the power supply voltage after the fuse is cut using the NAND gates NAND2 and NAND3. The current path is prevented from being formed due to the voltage difference between the fuse cutting signal and the fuse cutting signal.

상기한 바와 같이 본 발명은 퓨즈모드에서 전원전압보다 큰 퓨즈커팅신호의 인가시 전류패스가 간소화되며, 최적의 입력데이터값의 보수를 취하지 않고도 용이하게 퓨즈를 커팅하는 효과와 아울러 퓨즈가 커팅된 이후에도 전원전압과 퓨즈커팅신호의 전압값차에 의한 전류패스의 형성을 방지하여 회로를 안정화시키는 효과가 있다.As described above, the present invention simplifies the current path when the fuse cutting signal larger than the power supply voltage is applied in the fuse mode, and the fuse can be easily cut even after the fuse has been cut without the need to repair the optimal input data value. There is an effect of stabilizing the circuit by preventing the formation of a current path due to the voltage value difference between the power supply voltage and the fuse cutting signal.

Claims

An enable control unit 10 for controlling the application of the power supply voltage VDD according to the enable signal EN and the voltage of the program signal PGM applied to the resistor R1 having one side grounded; A deflip-flop DFF1 for latching the input data DIN according to the clock signal CLK to output the output signal OUT; The output signals SEL and SELB of opposite phases are respectively obtained by logically combining the voltage according to the fuse cutting signal VPGM and the program signal PGM applied to the input resistor R1 connected to one side of the ground. An output selector 20 for outputting; An inverter INV1 for inverting a voltage according to the program signal PGM applied to the input resistor R1; A fuse applying and controlling the fuse cutting signal VPGM, which receives the output signal of the inverter INV1 and the enable signal EN and the output signal of the inverted flip-flop DFF1 through the inverter INV2. A cutting controller 30; A fuse FUSE1 connected between the output terminal of the fuse cutting controller 30 and the ground and cut when the fuse cutting signal VPGM is applied through the fuse cutting controller 30 to convert a current path; One of the signal from the power supply voltage VDD of the enable control unit 10 and the output signal OUT of the deflip-flop DFF1 input to the input terminals a and b is input to the selection input terminal and the inverted selection input terminal. And a multiplexer (MUX1) for outputting the output data (DOUT) by selecting and inverting according to the output signals (SEL) and (SELB) of the output selection unit (20).

The NAND gate NAND2 of claim 1, wherein the enable controller 10 receives a NAND combination of a voltage and a enable signal EN by a program signal PGM applied to the input resistor R1, and outputs the result of NAND combination. )Wow; A NAND gate NAND3 that receives an output signal of the NAND gate NAND2 and the enable signal EN, and outputs the result of NAND combining; And a PMOS transistor (PM1) for flowing a current from the power supply voltage (VDD) applied to the source to the drain side according to the output signal of the NAND gate (NAND3).

The PMOS transistor PM2 of claim 1, wherein the fuse cutting controller 30 flows the fuse cutting signal VPGM applied to a source to the drain side according to an output signal of the inverter INV1 applied to a gate. Wow; An NMOS transistor connected to the drain of the PMOS transistor PM2 and electrically controlled in response to a signal inverting the output signal OUT of the deflip-flop DFF1 input to the gate through the inverter INV2. (NM2); An NMOS transistor NM1 for applying the fuse cutting signal VPGM to the fuse FUSE1 according to the drain side signal of the PMOS transistor PM2; An NMOS transistor NM3 for flowing a drain side signal of the PMOS transistor PM2 applied to a drain to a source according to the output signal of the inverter INV1; An NMOS transistor NM4 for flowing the source side signals of the two NMOS transistors NM2 and NM3 to ground in response to the enable signal EN; And a PMOS transistor (PM3) for conducting control according to the output signal of the NAND gate (NAND2) of the enable control unit (10) to apply the fuse cutting signal (VPGM) to the fuse (FUSE1). CMOS trimming circuit.