KR19990052695A - 플래쉬 메모리 셀의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims abstract description 5
- 238000001312 dry etching Methods 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000010586 diagram Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000002087 whitening effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- Engineering & Computer Science (AREA)
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- Inorganic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
본 발명은 플래쉬 메모리 셀의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 내의 소정 부분에 필드산화막을 형성하여 활성영역 및 필드영역을 한정하고 상기 반도체기판 상의 활성영역에 게이트산화막을 개재시켜 부유게이트를 형성하는 공정과, 상기 부유게이트 및 반도체기판 상에 층간절연막을 개재시켜 채널 방향과 수직하는 방향으로 길게 패터닝하여 워드라인으로 사용되는 제어게이트를 형성하는 공정과, 상기 반도체기판의 상기 활성영역의 소정 부분에 제 2 도전형의 불순물을 저농도와 고농도로 각각 이온 주입하여 2중 확산 구조를 갖는 제 1 및 제 2 소오스영역을 형성하는 공정과, 상기 반도체기판의 상기 활성영역의 소정 부분에 제 2 도전형의 불순물을 저농도로 이온 주입하여 LDD(Lightly Doped Drain)영역을 형성하는 공정과, 상기 활성영역 상의 부유게이트 및 제어게이트의 측면과 상기 필드영역의 제어게이트 측면에 상기 필드산화막과 식각선택비가 다른 물질로 측벽을 형성하고 상기 필드산화막의 소오스 부분과 대응하는 부분을 건식 식각하여 상기 반도체기판을 노출시키는 공정과, 상기 반도체기판의 상기 활성영역의 LDD(Lightly Doped Drain)영역 및 상기 필드영역의 노출된 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 드레인영역 및 제 3 소오스영역을 형성하는 공정을 구비한다.
Description
본 발명은 플래쉬 메모리 셀의 제조방법에 관한 것으로서, 특히, 필드산화막을 자기정렬된 소오스(self aligned source : 이하, SAS라 칭함) 건식각하여 공통 소오스 라인을 구현할 수 있는 플래쉬 메모리 셀의 제조방법에 관한 것이다.
플래쉬 메모리 셀은 메모리 어레이 셀들을 동시에 소거(erase)시킬 수 있으므로 소거 속도가 빠른 비활성 메모리 소자이다. 플래쉬 메모리 셀은 채널에서 발생되는 핫-전자를 제어게이트에 인가되는 전압에 의해 부유게이트(floating gate)에 주입되므로써 쓰기(write)가 되고, 또한, 부유게이트의 전자가 소오스영역이나 드레인영역, 또는, 반도체기판으로 Fowler-Nordheim 터널링되므로써 소거(erase)된다.
도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 셀의 제조 공정도이다.
도 1a를 참조하면, P형의 반도체기판(11) 상에 LOCOS(Local Oxidation of Silicon) 방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역(a1) 및 필드영역(f1)을 한정한다. 반도체기판(11)의 활성영역(a1)의 표면에 열산화에 의해 게이트산화막(15)을 형성한다. 그리고, 필드산화막(13) 및 게이트산화막(15) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 포토리쏘그래피(photolithography) 방법으로 패터닝하여 활성영역(a1) 상의 소정 부분에 부유게이트(17)를 형성한다.
도 1b를 참조하면, 부유게이트(19)의 표면을 열산화하여 층간절연막(19)을 형성하다. 이 때, 반도체기판(11)과 필드산화막(13) 상에도 층간절연막(19)이 형성된다. 층간절연막(19) 상에 CVD 방법으로 불순물이 도핑된 다결정실리콘을 증착하고 채널과 수직하는 방향으로 길게 패터닝하여 워드라인으로 사용되는 제어게이트(21)를 형성한다. 이 때, 제어게이트(21)는 부유게이트(17)와 중첩되게 패터닝한다. 또한, 제어게이트(21)를 패터닝할 때 층간절연막(19)도 패터닝되어 반도체기판(11)이 노출되도록 한다.
상술한 구조의 전 표면에 포토레지스트(23)를 도포한 후 노광 및 현상한 후 반도체기판(11)의 활성영역(a1)의 소오스 부분에 N형의 불순물을 고농도와 저농도로 2번 이온 주입하여 2중 확산(double diffusion) 구조를 이루는 제 1 및 제 2 소오스영역(25)(27)을 형성한다. 이 때, 저농도의 제 2 소오스영역(27)을 고농도의 제 1 소오스영역(25)을 에워싸도록 형성한다.
도 1c를 참조하면, 포토레지스트(23)를 제거한다. 그리고, 상술한 구조의 전 표면에 포토레지스트(29)를 다시 도포한 후 노광 및 현상한 후 반도체기판(11)의 드레인 부분을 노출시킨다. 노출된 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 드레인영역(31)을 형성한다.
도 1d를 참조하면, 포토레지스트(29)를 제거한다. 그리고, 활성영역(a1) 및 필드영역(f1)의 소오스 부분과 대응하는 부분을 노출시키는 포토레지스트(33)를 형성한다. 그리고, 포토레지스트(33) 마스크로 사용하여 공통 소오스 라인(common source line)를 형성하기 위해 필드산화막(13)의 노출된 부분을 반응성이온식각(Reactive Ion Etching) 또는 플라즈마식각 등의 건식방법으로 SAS 식각하여 반도체기판(11)을 노출시킨다. 이 때, 반도체기판(11)은 제어게이트(21)와 평행하게 긴 띠 형태로 노출된다.
도 1e를 참조하면, 포토레지스트(33)를 제거한다. 그리고, 상술한 구조의 전 표면에 N형의 불순물을 이온 주입하여 필드영역(f1)의 노출된 반도체기판(11)에 제 3 소오스영역(35)을 형성한다. 상기에서 제 3 소오스영역(35)은 제 1 및 제 2 소오스영역(25)(27)과 전기적으로 연결되어 공통 소오스 라인(common source line)을 이루도록 한다.
그러나, 종래 기술에 따른 플래쉬 메모리 셀은 SAS 식각시 활성영역도 노출되므로 부유게이트와 제어게이트 사이의 층간절연막이 식각되는 문제점이 있었다.
따라서, 본 발명의 목적은 활성영역 내의 부유게이트와 제어게이트 사이의 층간절연막이 식각되는 것을 방지할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 제 1 도전형의 반도체기판 내의 소정 부분에 필드산화막을 형성하여 활성영역 및 필드영역을 한정하고 상기 반도체기판 상의 활성영역에 게이트산화막을 개재시켜 부유게이트를 형성하는 공정과, 상기 부유게이트 및 반도체기판 상에 층간절연막을 개재시켜 채널 방향과 수직하는 방향으로 길게 패터닝하여 워드라인으로 사용되는 제어게이트를 형성하는 공정과, 상기 반도체기판의 상기 활성영역의 소정 부분에 제 2 도전형의 불순물을 저농도와 고농도로 각각 이온 주입하여 2중 확산 구조를 갖는 제 1 및 제 2 소오스영역을 형성하는 공정과, 상기 반도체기판의 상기 활성영역의 소정 부분에 제 2 도전형의 불순물을 저농도로 이온 주입하여 LDD(Lightly Doped Drain)영역을 형성하는 공정과, 상기 활성영역 상의 부유게이트 및 제어게이트의 측면과 상기 필드영역의 제어게이트 측면에 상기 필드산화막과 식각선택비가 다른 물질로 측벽을 형성하고 상기 필드산화막의 소오스 부분과 대응하는 부분을 건식 식각하여 상기 반도체기판을 노출시키는 공정과, 상기 반도체기판의 상기 활성영역의 LDD(Lightly Doped Drain)영역 및 상기 필드영역의 노출된 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 드레인영역 및 제 3 소오스영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1e는 종래 기술에 따른 플래쉬 메모리 셀의 제조 공정도
도 2a 내지 도 2e는 본 발명에 따른 플래쉬 메모리 셀의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 플래쉬 메모리 셀의 제조 공정도이다.
도 2a를 참조하면, 반도체기판(41) 상의 소정 부분에 통상의 LOCOS 방법에 의해 필드산화막(43)을 형성하여 소자의 활성영역(a2) 및 필드영역(f2)을 한정한다. 반도체기판(41)의 활성영역(a2)을 열산화하여 게이트산화막(45)을 형성하고, 이 게이트산화막(45) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후 포토리쏘그래피 방법으로 패터닝하여 활성영역(a2) 상의 소정 부분에 부유게이트(47)를 형성한다.
도 2b를 참조하면, 부유게이트(47)의 표면을 열산화하여 층간절연막(49)을 형성하다. 이 때, 반도체기판(41)과 필드산화막(43) 상에도 층간절연막(49)이 형성된다. 그리고, 층간절연막(49) 상에 CVD 방법으로 불순물이 도핑된 다결정실리콘을 증착하고 채널과 수직하는 방향으로 길게 패터닝하여 워드라인으로 사용되는 제어게이트(51)를 형성한다. 이 때, 제어게이트(51)는 부유게이트(47)와 중첩되게 패터닝한다. 또한, 제어게이트(51)를 패터닝할 때 층간절연막(49)도 패터닝되어 반도체기판(41)이 노출되도록 한다.
상술한 구조의 전 표면에 포토레지스트(53)를 도포한 후 노광 및 현상하여 활성영역(a2)의 소오스 부분을 노출시킨다. 그리고, 포토레지스트(53)를 마스크로 사용하여 아세닉(As) 또는 인(P) 등의 N형의 불순물을 1 × 1012∼ 1 × 1014／㎠ 정도의 도우즈로, 아세닉(As) 등의 불순물을 1 × 1014∼ 5 × 1015／㎠ 정도의 도우즈로 각각 이온 주입하여 2중 확산(double diffusion) 구조를 이루는 제 1 및 제 2 소오스영역(55)(57)을 형성한다. 이 때, 저농도의 제 2 소오스영역(57)을 고농도의 제 1 소오스영역(55)을 에워싸도록 형성한다.
도 2c를 참조하면, 포토레지스트(53)를 제거한다. 그리고, 상술한 구조의 전 표면에 포토레지스트(59)를 도포한 후 노광 및 현상하여 활성영역(a2)의 드레인 부분을 노출시킨다. 그리고, 포토레지스트(59)를 마스크로 사용하여 아세닉(As) 또는 인(P) 등의 N형의 불순물을 1 × 1012∼ 1 × 1014／㎠ 정도의 도우즈로 이온 주입하여 LDD영역(61)을 형성한다.
도 2d를 참조하면, 포토레지스트(59)를 제거한다. 그리고, 활성영역(a2) 상의 부유게이트(47) 및 제어게이트(51)의 측면과 필드영역(f2)의 제어게이트(41) 측면에 산화실리콘과 식각 선택비가 다른 질화실리콘으로 이루어진 측벽(63)을 형성한다. 상기에서 측벽(63)은 상술한 구조의 전 표면에 1500∼2500Å 정도 두께의 질화실리콘을 CVD 방법으로 증착한 후 제어게이트(51)와 반도체기판(41) 및 필드산화막(43)이 노출되도록 에치백하므로써 형성된다.
활성영역(a2) 및 필드영역(f2)의 소오스 부분과 대응하는 부분을 노출시켜 제어게이트(51)와 평행한 긴 띠 형태를 갖는 포토레지스트(65)을 형성하고, 이 포토레지스트(65)를 마스크로 사용하여 공통 소오스 라인(common source line)를 형성하기 위해 필드산화막(43)을 반응성이온식각(Reactive Ion Etching) 또는 플라즈마식각 등의 건식방법으로 SAS 식각하여 반도체기판(41)을 노출시킨다. 이 때, 측벽(63)은 필드산화막(43)과 식각 선택비가 서로 다르므로 식각되지 않으므로 층간절연막(49)이 식각되는 것을 방지한다.
도 2e를 참조하면, 포토레지스트(65)를 제거한다. 그리고, 상술한 구조의 전 표면에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1 × 1014∼ 5 × 1015／㎠ 정도의 도우즈로 이온 주입하여 필드영역(f2)의 노출된 반도체기판(41)에 제 3 소오스영역(69)을 형성한다. 상기에서 제 3 소오스영역(69)은 제 1 및 제 2 소오스영역(55)(57)과 전기적으로 연결되어 공통 소오스 라인(common source line)을 이루도록 한다.
상술한 바와 같이 본 발명에 따른 플래쉬 메모리 셀의 제조방법은 부유게이트 및 제어게이트의 측면에 필드산화막과 식각선택비가 다른 질화실리콘으로 이루어진 측벽을 형성하여 SAS 식각시 부유게이트 및 제어게이트의 측면이 노출되지 않도록한다.
따라서, 본 발명은 측벽에 의해 SAS 식각시 활성영역 내의 층간절연막이 식각되는 것을 방지할 수 있는 잇점이 있다.
Claims (4)
- 제 1 도전형의 반도체기판 내의 소정 부분에 필드산화막을 형성하여 활성영역 및 필드영역을 한정하고 상기 반도체기판 상의 활성영역에 게이트산화막을 개재시켜 부유게이트를 형성하는 공정과,상기 부유게이트 및 반도체기판 상에 층간절연막을 개재시켜 채널 방향과 수직하는 방향으로 길게 패터닝하여 워드라인으로 사용되는 제어게이트를 형성하는 공정과,상기 반도체기판의 상기 활성영역의 소정 부분에 제 2 도전형의 불순물을 저농도와 고농도로 각각 이온 주입하여 2중 확산 구조를 갖는 제 1 및 제 2 소오스영역을 형성하는 공정과,상기 반도체기판의 상기 활성영역의 소정 부분에 제 2 도전형의 불순물을 저농도로 이온 주입하여 LDD(Lightly Doped Drain)영역을 형성하는 공정과,상기 활성영역 상의 부유게이트 및 제어게이트의 측면과 상기 필드영역의 제어게이트 측면에 상기 필드산화막과 식각선택비가 다른 물질로 측벽을 형성하고 상기 필드산화막의 소오스 부분과 대응하는 부분을 건식 식각하여 상기 반도체기판을 노출시키는 공정과,상기 반도체기판의 상기 활성영역의 LDD(Lightly Doped Drain)영역 및 상기 필드영역의 노출된 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 드레인영역 및 제 3 소오스영역을 형성하는 공정을 구비하는 플래쉬 메모리 셀의 제조방법.
- 청구항 1에 있어서 상기 측벽을 질화실리콘을 1500∼2500Å의 두께로 형성하는 플래쉬 메모리 셀의 제조방법.
- 청구항 1에 있어서 상기 제 1 소오스영역을 인(P)을 1 × 1012∼ 1 × 1014／㎠의 도우즈로 이온 주입하여 형성하는 플래쉬 메모리 셀의 제조방법.
- 청구항 1에 있어서 상기 제 2 소오스영역 아세닉(As)을 1 × 1014∼ 5 × 1015／㎠의 도우즈로 이온 주입하여 형성하는 플래쉬 메모리 셀의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970072226A KR19990052695A (ko) | 1997-12-23 | 1997-12-23 | 플래쉬 메모리 셀의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970072226A KR19990052695A (ko) | 1997-12-23 | 1997-12-23 | 플래쉬 메모리 셀의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990052695A true KR19990052695A (ko) | 1999-07-15 |
Family
ID=66099495
Family Applications (1)
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| KR1019970072226A KR19990052695A (ko) | 1997-12-23 | 1997-12-23 | 플래쉬 메모리 셀의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990052695A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466819B1 (ko) * | 2002-06-29 | 2005-01-24 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 셀의 제조방법 |
-
1997
- 1997-12-23 KR KR1019970072226A patent/KR19990052695A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466819B1 (ko) * | 2002-06-29 | 2005-01-24 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 셀의 제조방법 |
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