KR19990049867A - Metal wiring formation method of semiconductor device - Google Patents

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Abstract

안정된 콘택 저항을 가지는 반도체 장치의 금속배선 형성방법에 대해 개시한다. 콘택홀이 구비된 층간절연층이 형성된 반도체기판을 준비한다. 상기 반도체 기판의 상부에 티타늄 및 티타늄나이트라이드층을 순차적으로 적층한다. 상기 결과물을 수소 및 암모니아 분위기하에서 어닐링한다.A method of forming a metal wiring in a semiconductor device having a stable contact resistance is disclosed. A semiconductor substrate having an interlayer insulating layer provided with a contact hole is prepared. Titanium and titanium nitride layers are sequentially stacked on the semiconductor substrate. The resultant is annealed under hydrogen and ammonia atmosphere.

Description

반도체 장치의 금속배선 형성방법Metal wiring formation method of semiconductor device

본 발명은 반도체 장치의 금속배선을 형성하는 방법에 관한 것으로서, 특히 반도체 기판에 형성된 하부구조물과 상부구조물 사이의 층간절연층을 관통하는 콘택홀에 도전물질층을 형성하여 상기 하부구조물과 상부구조물을 전기적으로 연결하는 금속배선을 형성하는 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, to form a conductive material layer in a contact hole penetrating an interlayer insulating layer between a lower structure and an upper structure formed on a semiconductor substrate to form the lower structure and the upper structure. The present invention relates to a method of forming a metal wiring to be electrically connected.

반도체장치의 고집적화에 따라 반도체장치의 소정부분을 전기적으로 연결하는 금속배선을 형성하기 위한 콘택 구조에 제한이 생기고 있다. 즉, 반도체장치의 집적도의 증가는 보다 작고(smaller) 보다 깊은(deeper) 구조를 갖는 콘택을 요구하게 되었다.Due to the high integration of semiconductor devices, there is a limitation in contact structures for forming metal wirings that electrically connect predetermined portions of semiconductor devices. In other words, the increase in the degree of integration of semiconductor devices has resulted in the demand for contacts having smaller and deeper structures.

먼저, 보다 작은 콘택 구조를 위해서는 더욱 작아지는 금속 라인 스큐와, 그로 인한 후속 포토공정마진을 확보하기 위하여 메모리 셀과 그 주변(peri)영역의 단차를 줄이게 되면 상대적으로 금속배선을 위한 콘택의 단차가 커진다. 메모리셀의 커패시터의 전기적 특성을 확보하기 위해서 그 하부전극인 스토리지폴리를 높게 형성하는데 이 또한 금속배선을 위한 콘택의 단차를 크게 하는 문제를 유발한다. 이와 같은 문제로 인하여 종래의 반도체장치에서 형성되는 금속배선콘택은 고밀도 고집적에 의하여 형성하는 차세대 반도체장치에서 적절한 콘택저항을 얻기 어렵게 되었다.First of all, for smaller contact structures, the reduction of the step between the memory cell and the peri area in order to secure a smaller metal line skew and subsequent photo process margins results in a relatively high level of contact for metal wiring. Grows In order to secure the electrical characteristics of the capacitor of the memory cell, the lower electrode of the storage poly is formed to be high, which also causes a problem of increasing the level of contact for metal wiring. Due to such a problem, it is difficult for a metal wiring contact formed in a conventional semiconductor device to obtain an appropriate contact resistance in a next generation semiconductor device formed by high density and high integration.

보다 깊고 보다 미세한 콘택을 형성함에 있어서, 콘택 저항을 적절하게 형성하는 데 저해요인으로 작용하는 것 중의 하나는 콘택을 형성한 후, 콘택홀의 바닥을 세정(cleaning)하는 과정에서 비롯된다. 즉, 일반적으로 불화수소(HF)를 이용한 습식 세정을 진행하고 있으나, 이러한 습식 세정은 콘택을 작고 깊게 형성할수록, 즉 어스펙트율(aspect ratio)이 커질수록 세정이 점점 불완전하게 진행될 수 있으며, 이로 인하여 콘택 바닥에 산화물이나 폴리머 등의 불순물이 잔류할 수 있다. 이러한 불순물들은 콘택홀을 채우는 도전물질 중, 오믹층으로 증착되는 티타늄이 실리콘 기판과 오믹 접촉(ohmic contact)을 형성하는 것을 저해한다. 한편, 고주파 스퍼터에 의한 세정의 경우에도 상기와 같은 어스펙트율이 큰 콘택의 경우에는 콘택 입구의 산화물을 반복적으로 스퍼터링(resputtering)함으로써 오히려 콘택 저항을 증가시키는 요인이 되고 있다.In forming deeper and finer contacts, one of the obstacles to properly forming the contact resistance comes from the process of cleaning the bottom of the contact hole after forming the contact. In other words, in general, wet cleaning using hydrogen fluoride (HF) is performed, but such wet cleaning may be incompletely cleaned as the contact is formed smaller and deeper, that is, as the aspect ratio is increased. As a result, impurities such as an oxide or a polymer may remain at the bottom of the contact. These impurities inhibit titanium, which is deposited as an ohmic layer, from forming a ohmic contact with the silicon substrate. On the other hand, even in the case of cleaning by high frequency sputtering, in the case of a contact having a large aspect ratio, the contact resistance is rather increased by repeatedly sputtering the oxide at the contact inlet.

또한, 티타늄 바닥 스텝 커버리지(Ti bottom step coverage)를 높이기 위하여 티타늄 증착을 증가시킬 경우, 콘택 입구쪽에 스퍼터링 오버행(overhang) 현상이 발생하여 후속 티타늄나이트라이드와 텅스텐(W) 증착시 콘택 내에 보이드(void)가 형성되어 반도체 장치의 신뢰성에 문제를 초래할 수 있다.In addition, when titanium deposition is increased to increase Ti bottom step coverage, sputtering overhang occurs at the contact inlet, resulting in void in the contact during subsequent titanium nitride and tungsten (W) deposition. ) May cause problems in the reliability of the semiconductor device.

미세하고 깊은 콘택에 안정된 콘택 저항을 확보하고, 텅스텐을 증착할 때 흔히 발생되는 볼캐노 결함(volcano defect, 텅스텐나이트라이드의 두께 부족으로 하부층인 티타늄이 티타늄플로라이드로 변형되면서 발생되는 결함)을 방지하기 위하여 티타늄과 티타늄나이트라이드를 순차로 적층한 후, 암모니아 분위기(NH3atmosphere)에서 급속 열처리 공정(RTP)을 진행하여 콘택 하부에 안정된 티타늄실리사이드의 오믹층을 형성하고 배리어층인 티타늄나이트라이드를 질화시켜(nitridation) 강화함으로써 전술한 문제들을 해결하는 방법이 제시되었다.It ensures stable contact resistance to fine and deep contacts and prevents volcano defects that are common when tungsten is deposited (defects caused by titanium being transformed into titanium fluoride due to lack of tungsten nitride thickness). In order to do this, titanium and titanium nitride are sequentially stacked, and then a rapid heat treatment process (RTP) is carried out in an ammonia atmosphere (NH 3 atmosphere) to form a stable ohmic layer of titanium silicide under the contact. A method for solving the above-mentioned problems by nitridation and strengthening has been proposed.

그러나, 램핑율(ramping ratio)이 높은 급속 열처리 공정을 거치면서 고압축응력(high compressive stress)을 가지는 티타늄나이트라이드 막이 고인장응력(high tensil stress)을 가지게 된다. 이와 같은 막질의 응력(stress) 변화로 인하여 크랙(crack)이 발생하여, 전술한 볼캐노 결함이 유발되거나, 이후 고장력의 텅스텐 막을 증착할 때 리프팅(lifiting)에 의하여 접촉이 불량하게 형성되는 문제가 발생되고 있다.However, a titanium nitride film having a high compressive stress has a high tensil stress while undergoing a rapid heat treatment process having a high ramping ratio. Such a change in the stress of the film causes cracks, causing the aforementioned volcano defects, or a problem in that the contact is poorly formed by lifting when depositing a high-tension tungsten film. It is occurring.

본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 금속 배선을 형성하기 위하여 다양한 크기의 콘택을 형성함에 있어서, 안정된 콘택 저항을 확보하는 것에 있다.An object of the present invention is to ensure a stable contact resistance in forming contacts of various sizes in order to form metal wiring of a semiconductor device.

도 1 내지 도 3은 본 발명에 따른 일실시예를 개괄적으로 설명하기 위한 단면도이다.1 to 3 are cross-sectional views for explaining an embodiment according to the present invention.

상기 기술적 과제를 이루기 위하여 본 발명에서는, 콘택홀이 구비된 층간절연층이 형성된 반도체기판을 준비한다. 상기 반도체 기판의 상부에 티타늄 및 티타늄나이트라이드층을 순차적으로 적층한다. 상기 결과물을 수소 및 암모니아 분위기하에서 어닐링한다.In order to achieve the above technical problem, in the present invention, a semiconductor substrate on which an interlayer insulating layer is provided is provided. Titanium and titanium nitride layers are sequentially stacked on the semiconductor substrate. The resultant is annealed under hydrogen and ammonia atmosphere.

상기 어닐링 온도는 400 내지 750℃인 것이 바람직하고, 상기 어닐링은 수소와 암모니아의 혼합가스 분위기하에서 실시하거나, 또는 상기 어닐링은 먼저 수소 분위기하에서 실시한 후 암모니아 분위기 하에서 실시하는 것이 바람직하다.The annealing temperature is preferably 400 to 750 ° C., and the annealing is preferably performed under a mixed gas atmosphere of hydrogen and ammonia, or the annealing is first performed under a hydrogen atmosphere and then under an ammonia atmosphere.

상기 과제를 이루기 위한 또 하나의 방법은 다음과 같다. 콘택홀이 구비된 층간절연층이 형성된 반도체기판을 준비한다. 상기 반도체 기판의 상부에 티타늄층을 적층한다. 상기 결과물을 수소 및 암모니아 분위기하에서 어닐링한다. 상기 티타늄층 상부에 티타늄 나이트라이드층을 형성한다. 상기 결과물을 암모니아 분위기하에서 어닐링한다.Another method for achieving the above object is as follows. A semiconductor substrate having an interlayer insulating layer provided with a contact hole is prepared. A titanium layer is laminated on the semiconductor substrate. The resultant is annealed under hydrogen and ammonia atmosphere. A titanium nitride layer is formed on the titanium layer. The resultant is annealed under ammonia atmosphere.

상기 2 단계의 어닐링 온도는 각각 400 내지 750℃인 것이 바람직하고, 상기 티타늄층 적층 후의 어닐링은 수소 분위기하에서 실시할 수도 있다. 이후, 일반적인 반도체 제조 공정을 진행하여 금속 배선 콘택이 구비된 반도체 장치를 제조한다.It is preferable that the annealing temperature of the said 2 step is 400-750 degreeC, respectively, and the annealing after the said titanium layer lamination can also be performed in hydrogen atmosphere. Thereafter, a general semiconductor manufacturing process is performed to manufacture a semiconductor device provided with metal wiring contacts.

이하, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 설명은 본 발명의 실시예들을 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The following description with reference to the drawings is provided to more fully explain the embodiments of the present invention to those skilled in the art of the present invention. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being "on top" of another layer or substrate, the layer may be present directly on top of the other layer or substrate, with a third layer intervening therebetween.

도 1에 따르면, 소정의 반도체 장치의 하부구조물이 형성된 반도체기판(1) 상에 층간절연층(2)을 형성하고, 층간절연층(2)을 관통하여 상기 반도체 장치의 하부구조물의 상부를 노출하는 콘택홀(h)을 형성한다.According to FIG. 1, an interlayer insulating layer 2 is formed on a semiconductor substrate 1 on which a lower structure of a semiconductor device is formed, and an upper portion of the lower structure of the semiconductor device is exposed through the interlayer insulating layer 2. A contact hole h is formed.

도 2에 따르면, 도 1의 결과물 상에 티타늄층(3) 및 티타늄나이트라이드층(4)을 증착한다.According to FIG. 2, a titanium layer 3 and a titanium nitride layer 4 are deposited on the resultant of FIG. 1.

상기 티타늄층(3)은 오믹층으로서 콘택홀(h)에 의하여 노출된 반도체 기판 상부에 접촉되며, 그 두께는 200 내지 1500Å이다. 또한, 상기 티타늄나이트라이드층(4)은 배리어층으로서, 두께는 200 내지 1500Å이며, 티타늄나이트라이드 대신 티타늄보라이드를 사용할 수도 있다.The titanium layer 3 is in contact with an upper portion of the semiconductor substrate exposed by the contact hole h as an ohmic layer, and has a thickness of 200 to 1500 mW. In addition, the titanium nitride layer 4 is a barrier layer and has a thickness of 200 to 1500 kPa, and titanium boride may be used instead of titanium nitride.

도 3에 따르면, 도 2의 결과물을 어닐링 처리(5)한다. 본 발명에 따른 어닐링 조건은 수소와 암모니아의 혼합 가스 분위기하에서 400 내지 750℃에서 실시하거나, 수소 분위기하에서 어닐링을 한 후 추가적으로 암모니아 가스 분위기에서 어닐링을 한다.According to FIG. 3, the resultant of FIG. 2 is annealed (5). The annealing conditions according to the present invention may be performed at 400 to 750 ° C. under a mixed gas atmosphere of hydrogen and ammonia, or after annealing under a hydrogen atmosphere, and further anneal in an ammonia gas atmosphere.

한편, 상기 방법에서는 티타늄층 및 티타늄나이트라이드층을 순차로 적층한 후, 어닐링을 실시하였지만, 이와 달리 상기 티타늄층(3) 도포 후, 수소분위기 또는 수소와 암모니아의 혼합가스 분위기에서 어닐링을 한 다음, 티나늄나이트라이드층(4)을 도포하고, 이어서 암모니아 가스 분위기하에서 추가적인 어닐링을 실시할 수도 있다.In the above method, the titanium layer and the titanium nitride layer are sequentially stacked and then annealed. Alternatively, after the titanium layer 3 is applied, the annealing is performed in a hydrogen atmosphere or a mixed gas atmosphere of hydrogen and ammonia. The titanium nitride layer 4 may be applied, followed by further annealing in an ammonia gas atmosphere.

이상, 첨부 도면을 참조하여 설명한 본 발명의 실시예들은 최적의 실시예들이다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것이 아니다.The embodiments of the present invention described above with reference to the accompanying drawings are optimal embodiments. Although specific terms have been used herein, they are used only for the purpose of describing the present invention in detail and are not used to limit the scope of the present invention as defined in the meaning or claims.

이상에서와 같이 본 발명에 따른 실시예를 첨부도면을 참조하면서 설명한 것은 본 발명을 한정하기 위함이 아니며, 본 발명에 관련한 산업기술분야에서 평균적 지식을 가진 자에 의하여 본 발명과 균등한 변형이 가능함은 당연하다.As described above, the embodiments according to the present invention with reference to the accompanying drawings is not intended to limit the present invention, it is possible to modify the equivalents of the present invention by those of ordinary skill in the art related to the present invention. Of course.

전술한 본 발명에 따른 반도체장치의 금속배선 형성방법은 금속 배선 공정에서 콘택 저항과 반도체 장치의 신뢰성을 향상하기 위하여 필연적으로 진행되어야 하는 어닐링 공정에서 상이한 두 막질 간의 스트레스 변화로 인하여 디펙트가 발생되는 것을 방지할 수 있으며, 이로 인한 반도체 장치의 신뢰성 저하를 억제할 수 있다. 한편, 본 발명에 따르면 고밀도 고집적 반도체 장치를 제조함에 있어서 발생될 수 있는 미세한 크랙의 발생을 억제함으로써 콘택홀에서 반도체기판에 증착되는 도전물질층의 접착력을 증진할 수 있다.In the above-described method of forming a metal wiring of a semiconductor device according to the present invention, defects are generated due to a stress change between two different film qualities in an annealing process that must be inevitably performed in order to improve contact resistance and reliability of a semiconductor device in a metal wiring process. Can be prevented, thereby reducing the reliability of the semiconductor device. Meanwhile, according to the present invention, the adhesion of the conductive material layer deposited on the semiconductor substrate in the contact hole may be enhanced by suppressing the occurrence of minute cracks that may occur in manufacturing a high density high density semiconductor device.

Claims (11)

(a)콘택홀이 구비된 층간절연층이 형성된 반도체기판을 준비하는 단계;(a) preparing a semiconductor substrate having an interlayer insulating layer having a contact hole; (b)상기 반도체 기판의 상부에 티타늄 및 티타늄나이트라이드층을 순차적으로 적층하는 단계; 및(b) sequentially depositing titanium and titanium nitride layers on the semiconductor substrate; And (c)상기 결과물을 수소 및 암모니아 분위기하에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.(c) annealing the resultant under hydrogen and ammonia atmospheres. 제1항에 있어서, 상기 (b) 단계의 티타늄층의 두께는 200 내지 1500Å인 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.The method of claim 1, wherein the thickness of the titanium layer in the step (b) is 200 to 1500 kPa. 제1항에 있어서, 상기 (b) 단계의 티타늄나이트라이드층의 두께는 200 내지 1500Å인 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.The method of claim 1, wherein the thickness of the titanium nitride layer of step (b) is 200 to 1500 kPa. 제1항에 있어서, 상기 (c)단계의 어닐링 온도는 400 내지 750℃인 것을 특징으로 하는 반도체장치의 금속배선 형성방법.The method of claim 1, wherein the annealing temperature of the step (c) is 400 to 750 ℃. 제1항에 있어서, 상기 (c)단계의 어닐링은 수소와 암모니아의 혼합가스 분위기하에서 실시하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법.The method of claim 1, wherein the annealing of step (c) is performed in a mixed gas atmosphere of hydrogen and ammonia. 제1항에 있어서, 상기 (c)단계의 어닐링은 먼저 수소 분위기하에서 실시한 후, 암모니아 분위기 하에서 실시하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.The method of claim 1, wherein the annealing of step (c) is performed in a hydrogen atmosphere first and then in an ammonia atmosphere. (a)콘택홀이 구비된 층간절연층이 형성된 반도체기판을 준비하는 단계;(a) preparing a semiconductor substrate having an interlayer insulating layer having a contact hole; (b)상기 반도체 기판의 상부에 티타늄층을 적층하는 단계;(b) depositing a titanium layer on top of the semiconductor substrate; (c)상기 결과물을 수소 및 암모니아 분위기하에서 어닐링을 실시하는 단계;(c) annealing the resultant under hydrogen and ammonia atmosphere; (d)상기 티타늄층 상부에 티타늄 나이트라이드층을 형성하는 단계; 및(d) forming a titanium nitride layer on the titanium layer; And (e)상기 결과물을 암모니아 분위기하에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.(e) annealing the resultant under an ammonia atmosphere. 제7항에 있어서, 상기 (b) 단계의 티타늄층의 두께는 200 내지 1500Å인 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.8. The method of claim 7, wherein the titanium layer in the step (b) has a thickness of 200 to 1500 mW. 제7항에 있어서, 상기 (d) 단계의 티타늄나이트라이드층의 두께는 200 내지 1500Å인 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.8. The method of claim 7, wherein the thickness of the titanium nitride layer in step (d) is 200 to 1500 kPa. 제7항에 있어서, 상기 (c) 및 (e)단계의 어닐링 온도는 400 내지 750℃인 것을 특징으로 하는 반도체장치의 금속배선 형성방법.8. The method of claim 7, wherein the annealing temperature of steps (c) and (e) is 400 to 750 ° C. 제7항에 있어서, 상기 (c)단계의 어닐링은 수소 분위기하에서 실시하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법.8. The method of claim 7, wherein the annealing of step (c) is performed in a hydrogen atmosphere.
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