KR19990048757A - 반도체 메모리 장치 - Google Patents
반도체 메모리 장치 Download PDFInfo
- Publication number
- KR19990048757A KR19990048757A KR1019970067529A KR19970067529A KR19990048757A KR 19990048757 A KR19990048757 A KR 19990048757A KR 1019970067529 A KR1019970067529 A KR 1019970067529A KR 19970067529 A KR19970067529 A KR 19970067529A KR 19990048757 A KR19990048757 A KR 19990048757A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- circuit
- gate
- address signal
- inverter
- Prior art date
Links
Landscapes
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 어드레스 버퍼를 갖는 반도체 메모리 장치에 관한 것으로서, 외부로부터 인가되는 칩 인에이블 신호, 기입 인에이블 신호들을 조합하기 위한 제 1 노어 게이트와; 상기 칩 선택 신호와 외부 어드레스 신호를 입력받아 어드레스 신호를 전달하는 제 2 노어 게이트와; 상기 제 1 노어 게이트의 출력을 입력받아 펄스 신호를 발생하는 펄스 발생 회로와; 상기 제 2 노어 게이트의 어드레스 신호를 입력받아 이를 전달하기 위한 반전 회로와; 상기 펄스 신호에 응답하여 어드레스 신호를 전달하는 전달 회로와; 상기 로우 레벨의 펄스 신호에 응답하여 상기 어드레스 신호를 저장하고, 하이레벨의 펄스 신호에 응답하여 외부 어드레스 신호와 동일하게 천이되는 어드레스 신호를 저장하기 위한 래치 회로를 포함한다. 이와 같은 회로에 의해서, 원치 않는 구간에서의 어드레스 신호의 지연을 보다 효과적으로 줄일 수 있다.
Description
본 발명은 반도체 메모리 장치의 어드레스 버퍼에 관한 것으로서, 더 구체적으로는 어드레스의 지연을 줄일 수 있는 지연 회로를 포함하는 어드레스 버퍼에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리 블록의 입력 신호에 대한 출력 신호간에 지연을 위해 입력단과 출력단 사이에 지연 회로를 삽입하게 된다. 그러나 이는 칩 사이즈의 증가와 함께, 원치 않는 구간에서도 신호의 지연이 발생하게 되는 문제점이 발생하게 된다.
도 1은 어드레스 버퍼의 구성을 보여주는 회로도이고, 도 2는 반도체 메모리 장치의 동작 타이밍도이다.
도 1을 참조하면, 어드레스 버퍼는 입력단과 출력단 사이에 인버터들(2∼2n)로 구성된 지연 회로를 포함하고 있으며, 외부로부터 칩 선택 신호(CSb) 및 어드레스 신호들(XAi)을 순차적으로 인가 받아 기입 및 독출(write and read)에 필요한 어드레스 신호(Api)를 발생한다. 즉, 만일 칩 선택 신호(CSb)가 로우레벨로 인에이블되고, 어드레스 신호들이 인가되면 지연 회로(10)의 인버터(2∼2n)만큼 지연된 어드레스 신호가 출력된다. 이때 상기 전달되는 어드레스 신호들은 다른 제어 신호들과는 상관없이 지연된 어드레스 신호들(APi)이다. 그러므로 기입 모드(write mode), 기입 모드후의 독출 모드(write recovery mode), 독출 모드(read-read mode)의 모든 구간에서 지연 회로(10)에 구성된 인버터들(2∼2n)만큼 지연된 어드레스 신호들이 전달된다. 도 2를 참조하면, 칩 선택 신호(CSb)가 논리 0으로 인에이블 될 때, 외부 어드레스 입력 신호(XAi)는 지연 회로(10)의 인버터 수(2∼2n) 만큼 지연되어 출력 어드레스 신호(APi)를 전달하며, 이는 다른 제어 신호들과는 무관하게 지연된 어드레스 신호이다. 즉, 기입 모드(wrie mode), 기입 후 독출 모드(write recovery mode), 독출 후 독출 모드 (read-read mode)의 모든 구간에서 지연 회로(10)에서 사용한 인버터만큼 무조건 지연되는 문제점이 발생하게 된다.
본 발명의 목적은 어드레스 신호가 원하는 구간에서는 지연되도록 하여 원치 않는 구간에서의 속도의 손실을 줄이고, 지연 회로의 삽입에 의한 칩 사이즈의 증가를 막기 위한 반도체 메모리 장치를 제공하기 위함이다.
도 1은 종래 기술에 따른 어드레스 버퍼의 구성을 보여주는 회로도:
도 2는 종래 기술에 따른 독출 동작시 어드레스 버퍼의 출력 타이밍도:
도 3은 본 발명의 실시예에 따른 어드레스 버퍼의 구성을 보여주는 회로도:
도 4는 본 발명의 실시예에 따른 독출 동작시 어드레스 버퍼의 출력 타이밍도:
*도면의 주요부분에 대한 부호 설명
100 : 펄스 발생 회로 200 : 전달 회로
300 : 래치 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 인가되는 칩 인에이블 신호, 기입 인에이블 신호들을 조합하기 위한 제 1 노어 게이트와; 상기 칩 선택 신호와 외부 어드레스 신호를 입력받아 상기 어드레스 신호를 전달하는 제 2 노어 게이트와; 상기 제 1 노어 게이트의 출력을 입력받아 펄스 신호를 발생하는 펄스 발생 회로와; 상기 제 2 노어 게이트의 상기 어드레스 신호를 입력받아 이를 반전시켜 전달하기 위한 반전 회로와; 상기 펄스 신호에 응답하여 반전된 상기 어드레스 신호를 전달하는 전달 회로와; 상기 로우 레벨의 펄스 신호에 응답하여 상기 어드레스 신호를 저장하고, 하이레벨의 펄스 신호에 응답하여 외부 어드레스 신호와 동일하게 천이 되는 어드레스 신호를 저장하기 위한 래치 회로를 포함한다.
바람직한 실시예에 있어서, 상기 전달 회로는 상기 펄스 발생 회로에 입력단이 접속되는 제 1 인버터와; 상기 제 1 인버터에 입력단에 게이트와 접속되고 상기 반전 회로와 래치 회로 사이에 전류 통로가 형성되는 PMOS 트랜지스터와; 게이트가 상기 제 1 인버터의 출력단에 접속되고 반전 회로와 래치 회로 사이에 전류 통로가 형성되는 NMOS 트랜지스터를 포함하며, 상기 MOS 트랜지스터들은 동일 단자들끼리 상호 접속된다.
바람직한 실시예에 있어서, 상기 펄스 발생 회로는 홀수 개의 인버터들과 낸드 게이트를 포함한다.
바람직한 실시예에 있어서, 상기 래치 회로는 상기 전달 회로의 출력단에 입력단이 접속되는 제 2 인버터와; 상기 인버터의 출력단에 입력단이 접속되고, 입력단에 출력단이 접속되는 제 3 인버터를 포함한다.
(작용)
이와 같은 회로에 의해서, 기입 모드, 독출 모드의 모든 구간에서 어드레스 신호가 무조건 지연되는 것을 막을 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 3 및 도 4에 의거하여 설명하면 다음과 같다.
도 3은 본 발명의 바람직한 실시예에 따른 어드레스 버퍼의 구성을 보여주는 회로도이다.
도 3을 참조하면, 어드레스 버퍼는 기입 인에이블 신호(XWEb)와 칩 선택 신호(CSb)를 입력으로 하는 제 1 노어 게이트(NR2)와 상기 칩 선택 신호(CSb)와 외부 어드레스 신호(XAi)를 입력으로 하는 제 2 노어 게이트(NR3), 상기 제 1 노어 게이트의 출력 신호를 입력받아 펄스 신호를 발생하는 펄스 신호 발생 회로(100), 상기 펄스 신호에 응답하여 상기 제 2 노어 게이트로부터 전달되는 어드레스 신호를 저장하기 위한 래치 회로(300)를 포함한다. 상기 펄스 발생 회로(100)는 상기 제 1 노어 게이트(NR2)의 출력단부터 직렬로 접속되는 인버터들(101, 102,‥‥ , i)과 이중 인버터 101의 출력단인 제 1 노드(N1)와 인버터 i의 출력단인 제 2 노드(N2)에 입력단들이 각각 접속되는 낸드 게이트(ND1), 그리고 그것의 출력단과 전달 회로(200)사이에 접속되는 인버터(i+1)를 구비한다. 전달 회로(200)는 인버터(201)와 MOS 트랜지스터(202)를 구비하는 전송 게이트(transmission)를 포함하며, 래치 회로(300)는 서로의 입출력단에 상호 접속되는 인버터들(301, 302)을 포함한다. 더불어 상기 제 2 노어 게이트(NR3)와 래치 회로(300)의 출력 단에는 인버터들(303, 304)이 각각 접속되어 있다.
도 4는 독출 동작시 어드레스 버퍼의 동작 타이밍도로서, 이하 본 발명의 어드레스 버퍼의 동작을 참조도면 도 3 및 도 4에 의거하여 상세하게 설명하면 다음과 같다.
먼저 칩 선택 신호(CSb)가 로우레벨로 활성화되고, 기입 인에이블 신호(XWEb)가 로우레벨로 천이 하게 되면 인버터 101의 출력단인 제 1 노드(N1)는 상기 기입 인에이블 신호(XWEb)와 동일한 위상을 갖는 신호가 전달된다. 그리고 인버터들을 거쳐 제 2 노드(N2)는 상기 기입 인에이블 신호(XWEb)와 반대의 위상을 갖는 신호가 전달된다. 이는 제 1 노드(N1)부터 접속되는 인버터들에 의해 지연된 신호이다. 따라서 낸드 게이트는(ND1)의 출력은 기입 동작후, 독출 모드에서 하이레벨에서 로우레벨로 천이 됨에 따라 로우레벨의 펄스 신호를 발생하며, 이는 인버터(i+1)를 거쳐 하이레벨의 펄스 신호가 제 3 노드(N3)로 전달된다. 이때, 논리 ″0″의 외부 어드레스 신호(XAi)가 입력되면 제 2 노어 게이트(NR3)의 출력은 논리 ″1″이 되고, 인버터(304)의 출력단인 제 4 노드(N4)는 논리 ″0″이 된다. 기입 모드에서 제 3 노드(N3)는 논리 0이 되어 전송 게이트(200)는 턴온되어 제 4 노드(N4)의 논리 ″0″이 래치 회로(300)의 제 5 노드(N5)에 전달되어 출력 어드레스 신호(APi)는 논리 0이 된다. 이때 외부 어드레스 신호(XAi)와 외부 기입 신호(XWEb)가 로우레벨에서 하이레벨로 천이 되는 기입 회복 모드에서 펄스 발생 회로(100)로부터 발생되는 하이레벨의 펄스 신호가 전송 게이트(200)의 입력인 제 3 노드(N3)로 입력됨에 따라 전송 게이트(200)는 턴오프된다. 그러므로 래치 회로(300)는 이전에 래치 상태를 그대로 유지하여 출력 어드레스(APi)는 논리 0을 그대로 유지한다. 상기 펄스 신호가 하이레벨에서 로우 레벨로 천이 하면 전송 게이트(200)는 턴온되어 외부 어드레스 신호(XAi)가 천이 하면 이에 따라 제 4 노드(N4)의 논리 ″1″이 래치 회로(300)에 전달되어 어드레스 신호(APi)는 논리 ″1″로 천이하게 된다. 따라서, 제 3 노드(N3)가 논리 ″0″으로 천이 하기 전에 외부 어드레스 신호(XAi)가 천이 하더라도 어드레스 신호(APi)는 래치 회로에 의해 이전의 데이터를 그대로 유지할 수 있다.
독출 및 독출 모드(read-read mode)에서는 외부 기입 인에이블 신호(XWEb)가 항상 논리 1이 되므로 펄스 발생 회로(100)의 출력단인 제 3 노드(N3)는 논리 ″0″이 되어 전송 게이트(200)를 턴온시켜 외부 어드레스 신호에 따라 출력 어드레스 신호(APi)도 천이하게 된다. 그리고 외부 어드레스 신호(XAi)가 논리 ″1″일 때도 기입 회복 모드에서만 제 3 노드의 펄스 신호에 의해서만 지연된다. 이에 따라, 본 발명에서는 래치 회로(300)를 통해서 외부 제어 신호의 펄스 신호에 의해서 기입 회복 모드에서만 어드레스 신호를 지연시킬 수 있다. 그러므로 지연 회로의 삽입으로 인해 원치 않는 모드에서까지 신호들이 지연되는 것을 막을 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
따라서, 본 발명은 지연 회로의 삽입으로 인한 어드레스 신호의 지연을 막을 수 있는 효과가 있다.
Claims (4)
- 외부로부터 인가되는 칩인에이블 신호, 기입 인에이블 신호들을 조합하기 위한 제 1 노어 게이트와;상기 칩 선택 신호와 외부 어드레스 신호를 조합하여 상기 어드레스 신호를 전달하는 제 2 노어 게이트와;상기 제 1 노어 게이트의 출력을 입력받아 펄스 신호를 발생하는 펄스 발생 회로와;상기 제 2 노어 게이트의 상기 어드레스 신호를 입력받아 이를 반전시키기 위한 반전 회로와;상기 로우 레벨의 펄스 신호에 응답하여 상기 어드레스 신호를 저장하고, 하이레벨의 펄스 신호에 응답하여 외부 어드레스 신호와 동일하게 천이 되는 어드레스 신호를 저장하기 위한 래치 회로를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 전달 회로는 상기 펄스 발생 회로에 입력단이 접속되는 제 1 인버터와;상기 제 1 인버터에 입력단에 게이트와 접속되고 상기 반전 회로와 래치 회로 사이에 전류 통로가 형성되는 PMOS 트랜지스터와;게이트가 상기 제 1 인버터의 출력단에 접속되고 반전 회로와 래치 회로 사이에 전류 통로가 형성되는 NMOS 트랜지스터를 포함하며,상기 MOS 트랜지스터들은 동일 단자들끼리 상호 접속되는 반도체 메모리 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 펄스 발생 회로는 홀수 개의 인버터들과 낸드 게이트를 포함하는 반도체 메모리 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 래치 회로는 상기 전달 회로의 출력단에 입력단이 접속되는 제 2 인버터와;상기 인버터의 출력단에 입력단이 접속되고, 입력단에 출력단이 접속되는 제 3 인버터를 포함하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970067529A KR19990048757A (ko) | 1997-12-10 | 1997-12-10 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970067529A KR19990048757A (ko) | 1997-12-10 | 1997-12-10 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990048757A true KR19990048757A (ko) | 1999-07-05 |
Family
ID=66089076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970067529A KR19990048757A (ko) | 1997-12-10 | 1997-12-10 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990048757A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522830B1 (ko) * | 1998-12-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 데이터 입력 버퍼 회로 |
-
1997
- 1997-12-10 KR KR1019970067529A patent/KR19990048757A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522830B1 (ko) * | 1998-12-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 데이터 입력 버퍼 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100646940B1 (ko) | 낮은 첨두 전류치를 가지는 리프레시 제어기 | |
| US6950370B2 (en) | Synchronous memory device for preventing erroneous operation due to DQS ripple | |
| US7760561B2 (en) | Circuit and method for outputting data in semiconductor memory apparatus | |
| US20230307023A1 (en) | Signal sampling circuit and semiconductor memory | |
| US7652939B2 (en) | Semiconductor memory device and method for driving the same | |
| EP0690569B1 (en) | High speed synchronous logic data latch apparatus | |
| KR20000020260A (ko) | 외부 클럭 신호를 가지는 동기형 반도체 메모리 장치 | |
| US4594519A (en) | Low power consumption, high speed CMOS signal input circuit | |
| JP3716080B2 (ja) | 半導体記憶装置の出力回路 | |
| US6781919B2 (en) | Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths | |
| KR100523507B1 (ko) | 반도체메모리장치 | |
| US5940330A (en) | Synchronous memory device having a plurality of clock input buffers | |
| JP3751733B2 (ja) | ローアドレスストローブ信号用入力バッファ | |
| KR19990048757A (ko) | 반도체 메모리 장치 | |
| US7120083B2 (en) | Structure and method for transferring column address | |
| KR20030039179A (ko) | 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치 | |
| KR19990048760A (ko) | 반도체 메모리 장치 | |
| JP2007258765A (ja) | 半導体装置 | |
| KR100541160B1 (ko) | 고속 동작에 적합한 ｘ 주소 추출기 및 메모리 | |
| US6067258A (en) | Operation mode determining circuit for semiconductor memory device | |
| US6038177A (en) | Data pipeline interrupt scheme for preventing data disturbances | |
| US6359488B2 (en) | Clock buffer circuit, and interface and synchronous type semiconductor memory device with clock buffer circuit | |
| KR100335976B1 (ko) | 2개또는그이상의메모리블록을가진반도체기억장치및데이터판독방법 | |
| KR100585085B1 (ko) | 고속 메모리 장치의 데이타 독출 경로에 구비되는 데이타전송 회로 | |
| KR0164799B1 (ko) | 동일한 경로로 두가지 마스크 기능을 수행하는 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |