KR19990045213A - 발진 회로 - Google Patents

Abstract

<과제>

저 소비 전류를 실현하면서, 발진에 따른 전원 전압의 변동을 저감시킨다.

<해결 수단>

수정 발진 회로 내의 CMOS 인버터(1)의 입력측과 고전위측(5)과의 사이에 제 1 부하 용량(8)을 접속하고, CMOS 인버터(1)의 입력측과 저전위측(7)과의 사이에 제 2 부하 용량(9)을, CMOS 인버터(1)의 출력측과 고전위측(5)과의 사이에 제 3 부하 용량(10)을, CMOS 인버터(1)의 출력측과 저전위측(7)과의 사이에 제 4 부하 용량(11)을 각각 접속하고 있으므로, 발진에 동기하여 변동하는 전원 전압의 진폭의 크기를 저감시킬 수 있다.

Description

발진 회로

<발명의 기술분야>

본 발명은 발진 회로에 관한 것이다.

<종래의 기술>

종래, 저 소비 전류를 실현하기 위한 발진 회로로서는 도 12에 나타내는 바와 같은 구성이 채용되고 있다. 동일한 도면을 참조하여 구체적으로 설명하면, CMOS 인버터(101)는 각각 저 소비 전류화를 실현하기 위한 전류 제한 소자(102)를 통하여 고전위측 전원(103) 및 저전위측 전원(104)에 접속되어 있다. 부하 용량(105)은 그 한 쪽의 전극이 CMOS 인버터(101)의 입력측에 접속되고, 다른 쪽의 전극이 저전위측 전원(104)에 접속되어 있다. 부하 용량(106)은 그 한 쪽의 전극이 CMOS 인버터(101)의 출력측에 접속되고, 다른 쪽의 전극이 저전위측 전원(104)에 접속되어 있다. 또한, 동일한 도면에 있어서 107은 수정 진동자, 108은 귀환 저항이다.

그러나, 상기의 것으로는 부하 용량(105, 106)이 직접 전원에 접속되어 있으므로, 발진에 동기하여 전원 전압이 크게 변동해 버린다는 문제점이 있었다. 따라서, 이 발진 회로와 전원을 공통으로 하는 회로는 동작이 불안정하게 된다는 안 좋은 점이 있었다. 또한, 반대로, 발진과 관계없이 어떠한 작용에 의해 전원 전압이 변동하고 있는 경우, 그 변동이 발진 회로에 악영향을 끼친다는 안 좋은 점도 있었다.

도 1은 본 발명의 실시예를 나타낸 회로도.

도 2는 도 1의 회로를 동작시켰을 경우의 전압 파형을 나타내는 설명도.

도 3은 도 12의 회로를 동작시켰을 경우의 전압 파형을 나타내는 설명도.

도 4는 본 발명의 다른 실시예를 나타내는 회로도.

도 5는 도 4의 회로를 동작시켰을 경우의 전압 파형을 나타내는 설명도.

도 6은 본 발명의 다른 실시예를 나타내는 회로도.

도 7은 도 6의 검출 회로를 나타내는 회로도.

도 8은 도 6의 다른 검출 회로의 주요부를 나타내는 회로도.

도 9는 도 7. 8의 전압원의 다른 예를 나타내는 회로도.

도 10은 도 7, 8의 전압원의 다른 예를 나타내는 회로도.

도 11은 도 6의 다른 검출 회로의 주요부를 나타내는 회로도.

도 12는 종래의 발진 회로의 구성을 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

1: CMOS 인버터 9: 제 2 부하 용량

2: 압전 소자 10: 제 3 부하 용량

3: 귀환 저항 11: 제 4 부하 용량

4: 제 1 전류 제한 소자 12: 전류 제한 소자

5: 한 쪽의 전원 전압 13: 전류 제한 소자

6: 제 2 전류 제한 소자 14: 스위칭 소자

7: 다른 쪽의 전원 전압 15: 제어 회로

8: 제 1 부하 용량

<과제를 해결하기 위한 수단>

본 발명은, CMOS 인버터의 입력측과 한 쪽의 전원 전위와의 사이에 제 1 부하 용량을 접속함과 함께, CMOS 인버터의 입력측과 다른 쪽의 전원 전위와의 사이에 제 2 부하 용량을, CMOS 인버터의 출력측과 한 쪽의 전원 전위와의 사이에 제 3 부하 용량을, CMOS 인버터의 출력측과 다른 쪽의 전원 전위와의 사이에 제 4 부하 용량을 접속하는 것으로서, 저 소비 전류화를 실현하면서 발진에 동기하는 전원 전압의 변동을 저감시킬 수 있는 것이다.

상기 제 1, 제 3 부하 용량 및 상기 CMOS 인버터의 한 쪽의 전원측을 제 1 전류 제한 소자를 통하여 상기 한 쪽의 전원 전압과 접속하고, 상기 제 2, 제 4 부하 용량 및 상기 CMOS 인버터의 다른 쪽의 전원측을 제 2 전류 제한 소자를 통하여 다른 쪽의 전원 전압과 접속하고 있으므로, 저 소비 전류화를 실현하면서 발진에 동기한 전원 전압의 변동을 더욱 저감할 수 있다.

제 1 및 제 2 전류 제한 소자를 저항으로 하여도 된다.

제 1 및 제 2 전류 제한 소자를 트랜지스터로 하여도 된다.

제 1 및 제 2 전류 제한 소자를 정 전류 회로로 하여도 된다.

제 1 및 제 2 전류 제한 소자를 복수의 스위칭 소자를 병력 접속하였다고 보고, CMOS 인버터의 출력에 따라서 제어 회로로서 이들 스위칭 소자를 제어하므로, 전류 제한 소자의 조정이 가능하게 되고, 최적의 조정이 가능하게 된다. 또한 예를 들면 발진 개시시에 이러한 스위칭 소자를 통하여 많은 전류가 흐르도록 스위칭 소자를 제어하고, 발진이 안정되어 오면 소정의 값의 전류가 흐르도록 스위칭 소자를 제어하면, 발진 개시부터 발진이 안정될 때까지 필요한 시간을 짧게 할 수 있고, 응답성의 향상을 도모 할 수 있다.

<발명의 실시의 형태>

본원의 청구항 제 1 항에 관련되는 발명은, CMOS 인버터와, 상기 CMOS 인버터의 입출력 단자간에 각각 접속된 압전 소자 및 귀환 저항과, 상기 CMOS 인버터의 입력측과 한 쪽의 전원 전위와의 사이에 접속한 제 1 부하 용량과, 상기 CMOS 인버터의 입력측과 다른 쪽의 전원 전위와의 사이에 접속한 제 2 부하 용량과, 상기 CMOS 인버터의 출력측과 상기 한 쪽의 전원 전위와의 사이에 접속한 제 3 부하 용량과, 상기 CMOS 인버터의 출력측과 상기 다른 쪽의 전원 전위와의 사이에 접속한 제 4 부하 용량을 갖추고 있다.

본원의 청구항 제 2 항에 관련되는 발명은, 상기 제 1, 제 3 부하 용량 및 상기 CMOS 인버터의 한 쪽의 전원측을 제 1 전류 제한 소자를 통하여 상기 한 쪽의 전원 전압과 접속하고, 상기 제 2, 제 4 부하 용량 및 상기 CMOS 인버터의 다른 쪽의 전원측을 제 2 전류 제한 소자를 통하여 다른 쪽의 전원 전압과 접속하고 있다.

본원 청구항 제 3 항에 관련되는 발명은, 상기 제 1 및 제 2 전류 제한 소자를 저항으로 하고 있다.

본원 청구항 제 4 항에 관련되는 발명은, 상기 제 1 및 제 2 전류 제한 소자를 트랜지스터로 하고 있다.

본원의 청구항 제 5 항에 관련되는 발명은, 상기 제 1 및 제 2 전류 제한 소자를 정 전류 회로로 하고 있다.

본원의 청구항 제 6 항에 관련되는 발명은, 상기 제 1 및 제 2 전류 제한 소자를 복수의 스위칭 소자를 병렬 접속한 것으로 보고, 상기 CMOS 인버터의 출력에 따라서 상기 스위칭 소자를 제어하는 제어 회로를 갖추고 있다.

본원의 청구항 제 7 항에 관련되는 발명은, 상기 스위칭 소자를 트랜지스터로 하고 있다.

<실시예>

이하, 본 발명을 도면에 나타내는 실시예에 따라서 구체적으로 설명한다.

<실시예 1>

도 1에 있어서 1은 CMOS 인버터, 2는 압전 소자를 구성하는 수정 진동자, 3은 귀환 저항이고, 수정 진동자(2) 및 귀환 저항(3)은 CMOS 인버터(1)의 입출력 단자간에 각각 접속하고 있다. CMOS 인버터(1)의 한 쪽의 전원 단자는, 전류 제한 소자를 구성하는 P 채널 MOS 트랜지스터(4)를 통하여 전원의 고전위측(5)에 접속하고 있고, 다른 쪽의 전원 단자는, 전류 제한 소자를 구성하는 N 채널 MOS 트랜지스터(6)를 통하여 전원의 저전위측(7)에 접속하고 있다. 트랜지스터(4)의 게이트는 전원의 저전위측(7)에, 트랜지스터(6)의 게이트는 전원의 고전위측(5)에 접속하고 있고, 트랜지스터(4, 6)는 각각 전류 제한 소자를 구성한다. 제 1 부하 용량(8)은 CMOS 인버터(1)의 입력측에 한 쪽의 전극을 접속하고, 다른 쪽의 전극은 고전위측(5)과 접속하고 있다. 제 2 부하 용량(9)은 CMOS 인버터(1)의 입력측에 한 쪽의 전극을 접속하고, 다른 쪽의 전극은 저전위측(7)에 접속하고 있다. 제 3 부하 용량(10)은 CMOS 인버터(1)의 출력측에 한 쪽의 전극을 접속하고, 다른 쪽의 전극은 고전위측(5)과 접속하고 있다. 제 4 부하 용량(11)은 CMOS 인버터(1)의 출력측에 한 쪽의 전극을 접속하고 다른 쪽의 전극은 저전위측(7)과 접속하고 있다. 단 본 예에 있어서 부하 용량(8, 9)의 정전 용량의 크기는 동일하게 되어 있고 부하 용량(10과 11)의 정전 용량의 크기도 동일하게 되어 있다.

도 2는 도 1의 구성에서 발진(30MHz)을 하는 경우의 전원 전압 파형 시뮬레이션 도면이다. 단, 동일 도면중 a 내지 c는 도 1에 나타낸 단자 a 내지 c의 전압 파형을 나타낸 것이다. 도 3은 도 2의 비교예로, 도 12에 나타낸 종래의 구성에서 도 2와 동일한 발진(30MHz)을 할 경우의 전압 파형 시뮬레이션이다. 단, 동일 도면중 a 내지 c는 도 12에 나타낸 단자 a 내지 c의 전압 파형을 나타낸 것이고, 부하 용량(105, 106)의 정전 용량은 각각 10pF로 하고 있다. 또한, 도 2의 경우, 부하 용량(8 내지 11)의 정전 용량의 크기를 각각 5pF로 하고 있다. 즉, 도 12의 부하 용량(105)의 정전 용량을 부하 용량(8, 9)에서 담당하고, 부하 용량(106)의 정전 용량을 부하 용량(10, 11)에서 담당하도록 구성되어 있다.

도 2, 3의 비교에서 명확한 것처럼, CMOS 인버터(1)의 출력(b)을 거의 같은 레벨로 하였을 경우, 전원 전압(a, c)의 흔들림 크기는 도 2의 쪽이 작게 되어 있다.

구체적으로는, 종래예의 도 3(a)(전원의 고전위측)에서 흔들림의 크기가 최대 0.0004V인 것에 대해, 본 실시예의 도 2(a)(전원의 고전위측)에서는 최대 0.00007V로 되어, 그 흔들림의 크기가 작게 되어 있다. 또한 종래예의 도 3(c)(전원의 저전위측)에서는 흔들림의 크기가 최대 0.45mV인 것에 대해, 본 실시예의 도 2(f)(전원의 저전위측)에서는 최대 0.1mV로 되어 그 흔들림의 크기가 작게 되어 있다.

이와 같이, CMOS 인버터(1)의 입력측과 고전위측(5)과의 사이에 제 1 부하 용량(8)을 접속하고, CMOS 인버터(1)의 입력측과 저전위측(7)과의 사이에 제 2 부하 용량(9)을, CMOS 인버터(1)의 출력측과 고전위측(5)과의 사이에 제 3 부하 용량(10)을, CMOS 인버터(1)의 출력측과 저전위측(7)과의 사이에 제 4 부하 용량(11)을 각각 접속하고 있으므로, 발진에 동기한 전원 전압의 변동을 저감시킬 수 있다.

또한, 일반적으로 발진 회로는 외부의 회로와 접속하는 경우, 그 고전위측(5)과 저전위측(7)에 바이패스 콘덴서를 접속한다. 따라서, 상기 실시예와 같이 제 1 부하 용량(8)과 제 2 부하 용량(9), 제 3 부하용량(10)과 제 4 부하 용량(11)의 정전 용량의 크기를 동일하게 하면, 각각의 부하 용량을 통하여 접속하는 고전위측 및 저전위측의 전압 변동을 바이패스 콘덴서의 동작으로 상계 할 수 있어, 더욱더 전원 전압의 안정을 도모 할 수 있다.

단, 상기에 있어서 전류 제한 소자로서 트랜지스터를 사용하였으나, 이에 한정되지 않으며, 저항이나 정 전류 회로 등을 이용하여도 동일한 효과를 얻을 수 있다.

<실시예 2>

도 1에 나타낸 실시예 1에서는 부하 용량(8 내지 11)의 다른 쪽의 전극을 직접 전원 전압에 접속하도록 하였으나, 도 4에 나타내는 바와 같이 각각 전류 제한 소자(4 또는 6)를 통하여 전원 전압에 접속하도록 하여도 된다. 단 동일 도면에 있어서, 도 1과 동일 번호의 것은 동일한 것으로 본다.

도 4를 구체적으로 설명하면, 부하 용량(8, 10)의 다른 쪽의 전극은 전류 제한 소자를 구성하는 트랜지스터(4)를 통하여 고전위측(5)과 접속하고, 부하 용량(9, 11)의 다른 쪽의 전극은 전류 제한 소자를 구성하는 트랜지스터(6)를 통하여 저전위측(7)과 접속하고 있다.

도 5는, 도 4의 구성에서 실제로 발진(30MHz)을 하였을 경우의 전원 전압 파형을 나타낸 설명도다. 단, 동일 도면중 a 내지 c는 도 4에 나타낸 단자 a 내지 c의 전압 파형을 나타낸 것이다.

앞에 나타낸 실시예 1의 파형도인 도 2와 비교하면, CMOS 인버터(1)의 출력(c)을 거의 같은 레벨로 하였을 경우, 전원 전압의 흔들림의 크기는 도 5 쪽이 작게 되어 있다.

구체적으로는, 앞의 실시예 1의 도 2(a)(전원의 고전위측)에서는 흔들림의 크기가 최대 0.00007V인 것에 대해, 실시예 2의 도 5(a)(전원의 고전위측)에서는 최대 0.00004V로 되며, 그 흔들림의 크기가 작게 되었다. 또한, 앞의 실시예 1의 도 2(c)(전원의 저전위측)에서는 흔들림의 크기가 최대 0.1mV인 것에 대해, 실시예 2의 도 5(c)(전원의 저전위측)에서는 최대 0.05mV로 되며, 그 흔들림의 크기가 작게 되어 있다.

이와 같이, 부하 용량(8, 10)의 다른 쪽의 전극을 트랜지스터(4)를 통하여 고전위측(5)과 접속하고, 부하 용량(9, 11)의 다른 쪽의 전극을 트랜지스터(6)를 통하여 저전위측(7)과 접속하고 있으므로, 즉 부하 용량이 전원 전압에 직접 접속하고 있지 않으므로, 실시예 1의 경우보다도 발진에 동기하는 전원 전압의 변동을 저감시킬 수 있다. 또한, 부하 용량(8 내지 11)을 전원 전압에 접속하는 경우, 새로운 용량 소자를 통하지 않고 전류 제한 소자만을 통하여 접속하고 있으므로, 전원측에서 발생하는 노이즈가 발진에 악영향을 끼치는 것을 저감시킬 수 있다.

또한, 상기에서는 전류 제한 소자로서 트랜지스터를 이용하였으나, 이에 한정되지 않으며, 실시예 1과 동일하게 저항이나 정 전류 회로 등을 이용하여도 동일한 효과를 얻을 수 있다.

<실시예 3>

다음은 전류 제한 소자를 복수의 스위칭 소자가 병렬 접속한 것으로 보며, CMOS 인버터(1)의 출력에 따라서 이러한 스위칭 소자를 제어하는 경우의 예를 도 6을 참조하여 설명한다.

동일 도면에 있어서, 12, 13은 전류 제한 소자이며, 병렬 접속한 복수의 트랜지스터(14)로 구성된다. 또한, 트랜지스터(14)는 스위칭 소자를 구성한다. 15는 제어 회로이며, 후술하는 검출 회로(16)가 검출하는 CMOS 인버터(1)의 출력에 따라 트랜지스터(14)의 온 오프를 제어한다. 16은 검출 회로이며, CMOS 인버터(1)로부터의 발진 출력의 진폭을 검출하는 것으로, 규정치 이상의 진폭을 구할 수 있을 때와 그렇지 않을 때와는 출력치가 다르다.

상기 구성에 따르면 온 되는 트랜지스터(14)의 숫자에 따라 CMOS 인버터(1)에 공급되는 전류를 적당히 조정할 수 있고, 최적의 전류 공급이 가능하게 된다. 예를 들면 발진 개시 시, 즉, CMOS 인버터(1)의 발진 출력의 진폭이 작을 때, 이들 트랜지스터(14)를 전부 온 하여, 많은 전류가 발진 회로에 흐르도록 하고, 발진이 안정되어져 어느 정도의 크기의 진폭이 지속되는 것을 검출 회로(16)가 검출하면, 소정의 값의 전류가 흐르도록 트랜지스터(14)의 온, 오프를 소정의 상태로 설정하도록 하면, 발진 개시에서 발진이 안정될 때까지 필요로 하는 시간을 짧게 할 수 있고, 응답성의 향상을 도모할 수 있다.

또한, 상기에서는 전류 제한 소자를 구성하는 스위칭 소자로서 병렬 접속한 복수의 트랜지스터를 이용하였으나, 이에 한정되지 않으며, 예를 들면 복수의 트랜지스터로 구성되는 정 전류 회로를 복수 병렬 접속하도록 하여도 된다. 이 경우, 정 전류 회로를 구성하는 트랜지스터의 게이트 전압을 제어 회로(15)에서 제어하면, 상기와 동일한 효과가 생긴다. 또한, 병렬 접속한 복수의 저항으로 전류 제한을 하는 경우, 그들 저항의 각각에 스위칭 소자를 직렬로 설치하고, 이 스위칭 소자의 온 오프를 제어 회로(15)에서 제어하면, 상기와 동일한 효과가 생긴다.

또한, 상기에서 복수의 스위칭 소자를 병렬 접속하고, 검출 회로(16)의 출력에 따라서 적당히 스위칭 소자를 제어하도록 하였으나, 설계 요구 등에 따라서는 전류 제한 소자를 하나로 하고, 검출 회로(16)의 출력에 따라 이 하나의 소자의 예를 들면 게이트 전압치를 연속적으로 변화시키는 것으로서 제어하도록 하여도 동일한 효과를 얻을 수 있다.

검출 회로(16)로서는 예를 들면 도 7이나 도 8에 나타낸 것을 이용하면 된다. 도 7에 나타낸 것은 단자 X로부터 CMOS 인버터(1)의 출력을 입력하여, 단자 Y에서 제어 회로(15)에 검출 신호를 출력하는 것이다. 구체적으로는 인버터(17)의 반전 전위(임계값)에 따라 검출하는 전압 레벨을 설정하는 것이며, 그 동작에 관해서는 특개평7-193428호 공보에 상세하게 개시되어 있으므로 생략한다. 또한, 동일 도면에 있어서, 18은 P 채널 MOS 트랜지스터, 19는 저항, 20은 콘덴서, 21은 인버터이다.

또한, 도 7에서는, 단자(X)에서 입력하는 CMOS 인버터(1)의 발진 출력 전압이 큰 진폭인 경우, 인버터(17)에 관통 전류가 흐르는 시간은 짧다. 그러나, 단자(X)에서 입력하는 CMOS 인버터(1)의 발진 출력 전압이 작은 진폭인 경우, 인버터(17)에 관통 전류가 흐르는 시간은 길어지며, 설계상 저 소비 전류화가 필요한 경우는 문제가 된다.

또한, 일반적으로 인버터(17)의 임계값은 그것을 구성하는 트랜지스터의 크기로 정해지므로, 임계값을 변경하는 경우, 트랜지스터의 크기를 변경하여 대응해야 되었다.

도 8은 도 7의 인버터(17)가 갖고 있는 문제점을 해소하기 위해, 인버터(17)에 대신하여 차동 증폭 회로를 이용하고, 거기에 전류 제한 수단을 접속한 예를 나타내고 있다. 즉, 차동 증폭 회로의 한 쪽의 입력에 발진 출력을 입력하고, 다른 쪽의 입력에 발진 레벨 판정에 이용되는 비교 기준 전압을 입력하도록 하며, 동시에 전류 제어 수단을 통하여 전원을 접속하는 것으로서, 동일한 구성에서 다른 레벨의 발진 출력을 검출 가능하게 되며, 또한 소비 전류의 저감을 도모한다.

도 8a는 도 7의 인버터(17) 대용으로 이용되는 차동 증폭 회로의 일례를 나타내고 있다.

도 8a에 있어서, 22는 커런트 밀러 회로(current mirror circuit)이고, 한 쌍의 P 채널 MOS 트랜지스터(23, 24)로 구성된다. 트랜지스터(23, 24)의 소스는 각각 고전위측(5)에 접속하고 있다. 트랜지스터(23)의 드레인은, 트랜지스터(23, 24)의 게이트와 접속하고, 동시에 N 채널 MOS 트랜지스터(25)의 드레인과 접속하고 있다. 트랜지스터(25)의 게이트에는 단자(A)를 통하여 입력하는 전압 레벨을 판단하기 위한 임계값을 설정하는 비교 기준 전압이 입력된다. 트랜지스터(25)의 소스는 N 채널 MOS 트랜지스터(26)의 소스와 접속하고, 동시에 트랜지스터 등으로 구성되는 정 전류 원으로서의 전류 제한 수단(27)을 통하여 저전위측(7)과 접속하고 있다. 트랜지스터(26)의 드레인은 트랜지스터(24)의 드레인을 접속함과 함께 단자(Z)를 통하여 도 7에 나타내는 트랜지스터(18)의 게이트에 접속하고, 트랜지스터(26)의 게이트는 단자(X)에서 CMOS 인버터(1)의 출력을 입력한다.

도 8a의 동작을 간단하게 설명한다. 단자(A)를 통하여 트랜지스터(25)의 게이트에 공급되는 비교 기준 전압이 입력하면, 그 전압에 따른 임계값이 설정되고, 단자(X)를 통하여 입력하는 발진 출력의 전압 레벨이 비교되어, 발진 출력 전압이 임계값을 넘은 경우, 단자(Z)의 전압이 내려간다. 또한, 단자(X)를 통하여 입력하느 발진 출력의 전압 레벨이 그 임계값을 넘지 않는 경우 단자(Z)는 고전위로 유지된다.

따라서, 도 7에 나타내는 검출 회로에 있어서 인버터(17)를 도 8a에 나타낸 차동 증폭 회로로 치환하였을 경우, 단자(X)를 통하여 입력하는 발진 출력의 전압 레벨이 임계값을 반복하여 넘으면, 콘덴서(20)는 서서히 충전되어 인버터(21)의 출력이 반전되어 검출 출력 "0" 이 발생한다. 반대로, 단자(X)를 통하여 입력하는 발진 출력의 전압 레벨이 그 임계값을 넘지 않는 경우, 단자(Z)는 고전위로 유지되고 트랜지스터(18)는 오프가 되고, 콘덴서(20)는 충전되지 않고, 인버터(21)는 검출 출력 "0"을 출력하지 않는다.

도 8b는 도 8a에 나타낸 차동 증폭 회로를 이용한 검출 회로(16)의 다른 일례이다. 이 예에서는 단자(B)에 입력되는 신호에 따라, 도 8a에 나타내는 차동 증폭 회로에 흐르는 전류를 제어하고 이 차동 증폭 회로의 온 오프를 제어함과 함께, 콘덴서(20)에 충전되어 있는 전하의 방전도 제어하는 것이다. 단, 동일 도면에 있어서 앞의 도면과 동일 번호의 것은 동일한 것으로 본다.

동일 도면에 있어서, 28은 전압원이고, 트랜지스터(25)의 게이트에 비교 기준 전압을 출력한다. 29는 인버터, 30은 P 채널 MOS 트랜지스터, 31,32는 N 채널 MOS 트랜지스터이다.

간단하게 동작을 설명하면, 스탠바이 시에는 단자(B)에 신호 "1"이 입력되고, 이것으로 인해 전압원(28) 내의 P 채널 MOS 트랜지스터(28a)가 오프하고, 동시에, 트랜지스터(32)가 온 되어, 콘덴서(20)에 충전되어 있는 전하를 방전하여 콘덴서(20)를 초기화한다. 따라서, 이때에, 즉 스탠바이 시에, 인버터(21)의 입력이 "0"이 되므로, 그 출력측의 단자(Y)는 "1"을 출력한다. 또한, 이때에, 인버터(29)로부터의 반전 출력 "0"에 의해 트랜지스터(27)가 오프 되고, 도 8a에 나타낸 차동 증폭 회로에 전류가 흐르지 않게 된다. 따라서, 스탠바이 시에 도 8a에 나타낸 회로에 무익한 전류가 흐르지 않게 되어 저 소비 전류화를 도모할 수 있다. 또한, 인버터(29)로부터의 반전 출력 "0"에 의해 트랜지스터(30)가 온 되고, 이에 따라서 트랜지스터(18)가 오프 된다. 또한 전압원(28)이 오프 되어 있으므로 트랜지스터(31)도 오프가 된다. 그러므로, 콘덴서(20)에의 충전 동장은 정지된다. 따라서 스탠바이 시에 콘덴서(20)를 무익하게 충전해 버리는 좋지 못한 일을 해소 할 수 있고, 저 소비 전류화를 도모할 수 있다.

작동 상태로 되어 단자(B)에 신호 "0" 이 입력하면, 트랜지스터(32)가 오프 되고, 콘덴서(20)의 초기화가 정지하고, 또한 전압원(28)이 온 되어 트랜지스터(25)의 게이트에 비교 기준 전압을 출력함과 함께 트랜지스터(31)를 온 한다. 인버터(29)로부터의 반전 출력 "1"에 의해 트랜지스터(27)가 동작하고, 트랜지스터(30)가 오프 되므로, 도 8a에 나타낸 회로가 동작 가능 상태로 된다. 이 상태에서 단자(X)에서 CMOS 인버터(1)의 출력이 입력되면, 상기와 동일한 동작을 한다.

이와 같이 도 8a에 나타낸 차동 증폭 회로를 채용한 경우, 트랜지스터(25)의 게이트에 입력되는 비교 기준 전압을 바꾸는 것으로 인해, 간단하게 임계값을 변경 할 수 있다. 더욱이 비교 기준 전압은 IC의 다른 회로 블록으로부터의 신호로서 조정하는 것도 가능하고, IC 외부에서 직접 전압을 공급하여 전압을 조정하도록 하여도 된다. 예를 들면, 도 9에 나타낸 바와 같이 전원간에 복수의 저항(33)을 직렬로 접속하고, 그 저항(33)간의 접속점 중에서 한 단자를 도 8에 나타낸 트랜지스터(25)의 게이트에 접속하도록 하고, 다른 접속점은 각각 트랜지스터(34)를 통하여 전원과 접속하고, 트랜지스터(34)의 게이트를 IC 내의 다른 회로 블록으로부터의 2진 신호 또는 IC 외부로부터의 2진 신호로 제어하는 것으로서 디지털 적으로 조정하도록 하여도 된다. 또한, 도 10에 나타내는 바와 같이 전원간에 저항(35)과 트랜지스터(36)를 접속하고, 그 접속점을 도 8에 나타낸 트랜지스터(25)의 게이트에 접속하도록 하여, 트랜지스터(36)의 게이트를 IC 내의 다른 회로 블록으로부터의 아날로그 신호 또는 IC 외부로부터의 아날로그 신호로 제어하는 것으로서, 아날로그적으로 비교 기준 전압을 조정하도록 하여도 된다.

또한, 상기에서는 차동 증폭 회로로서 도 8a에 나타낸 것을 이용하였으나 차동 증폭 회로는 이에 한정되지 않는다. 예를 들면 도 11a, 11b, 11c에 나타낸 바와 같은 것을 이용하여도 된다. 또한 동일 도면에 있어서 37은 능동 부하, 38, 39는 저항, 40, 41은 P 채널 MOS 트랜지스터, 42, 43은 N 채널 MOS 트랜지스터이고, 앞 도면과 동일 번호에 대해서는 동일한 것으로 본다.

또한 상기 실시예 2, 3에서는 고전위측과 저전위측의 양방에 전류 제한 소자를 설치하였으나, 설계 요구 등에 따라서는 어느 쪽이나 한 쪽만을 설치하여도 된다.

본 발명에 의하면, 저 소비 전류화를 실현하면서 발진에 동기하는 전원 전압의 변동을 저감시킬 수 있다.

한 쪽의 전극이 CMOS 인버터의 입력측과 접속하고 있는 제 1 부하 용량과 한 쪽의 전극이 CMOS 인버터의 출력측과 접속하고 있는 제 3 부하 용량 및 CMOS 인버터의 한 쪽의 전원측을 제 1 전류 제한 소자를 통하여 한 쪽의 전원 전압과 접속하고, 한 쪽의 전극이 CMOS 인버터의 입력측과 접속하고 있는 제 2 부하 용량과 한 쪽의 전극이 CMOS 인버터의 출력측과 접속하고 있는 제 4 부하 용량 및 CMOS 인버터의 다른 쪽의 전원측을 제 2 전류 제한 소자를 통하여 다른 쪽의 전원 전압과 접속하고 있으므로, 저 소비 전류화를 실현하면서 발진에 동기하는 전원 전압의 변동을 더욱 저감시킬 수 있다.

제 1 및 제 2의 전류 제한 소자를 복수의 스위칭 소자를 병렬 접속한 것으로 하고, CMOS 인버터의 출력에 따라서 제어 회로로서 이들 스위칭 소자를 제어하므로, 전류 제한 소자의 조정이 가능하게 되고, 최적의 조정이 가능하게 된다. 또한 예를 들면 발진 개시시에는 이들 스위칭 소자를 통하여 많은 전류가 흐르도록 스위칭 소자를 제어하고, 발진이 안정되어오면 소정의 값의 전류가 흐르도록 스위칭 소자를 제어하면, 발진 개시에서 발진이 안정될 때까지 필요로 하는 시간을 짧게 할 수 있고, 응답성의 향상을 도모할 수 있다.

Claims (7)

1. CMOS 인버터와, 상기 CMOS 인버터의 입출력 단자간에 각각 접속된 압전 소자 및 귀환 저항과, 상기 CMOS 인버터의 입력측과 한 쪽의 전원 전위와의 사이에 접속한 제 1 부하 용량과, 상기 CMOS 인버터의 입력측과 다른 쪽의 전원 전위와의 사이에 접속한 제 2 부하 용량과, 상기 CMOS 인버터의 출력측과 상기 한 쪽의 전원 전위와의 사이에 접속한 제 3 부하 용량과, 상기 CMOS 인버터의 출력측과 상기 다른 쪽의 전원 전위와의 사이에 접속한 제 4 부하 용량을 구비하는 것을 특징으로 하는 발진 회로.
2. 제 1 항에 있어서, 상기 제 1, 제 3 부하 용량 및 상기 CMOS 인버터의 한 쪽의 전원측은 제 1 전류 제한 소자를 통하여 상기 한 쪽의 전원 전압과 접속하고, 상기 제 2, 제 4 부하 용량 및 상기 CMOS 인버터의 다른 쪽의 전원측은 제 2 전류 제한 소자를 통하여 다른 쪽의 전원 전압과 접속하고 있는 것을 특징으로 하는 발진 회로.
3. 제 2 항에 있어서, 상기 제 1 및 제 2 전류 제한 소자는 저항인 것을 특징으로 하는 발진 회로.
4. 제 2 항에 있어서, 상기 제 1 및 제 2 전류 제한 소자는 트랜지스터인 것을 특징으로 하는 발진 회로.
5. 제 2 항에 있어서, 상기 제 1 및 제 2 전류 제한 소자는 정전류 회로인 것을 특징으로 하는 발진 회로.
6. 제 2 항에 있어서, 상기 제 1 및 제 2 전류 제한 소자는 복수의 스위칭 소자를 병렬 접속한 것이고, 상기 CMOS 인버터의 출력에 따라서 상기 스위칭 소자를 제어하는 제어 회로를 구비하는 것을 특징으로 하는 발진 회로.
7. 제 6 항에 있어서, 상기 스위칭 소자는 트랜지스터인 것을 특징으로 하는 발진 회로.