KR19990043665A - Synchronous DRAM device - Google Patents
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Abstract
동기식 디램 장치가 개시된다. 본 발명에 의한 동기식 디램 장치는, 외부의 제1 공급 전원 발생부로부터 공급되는 제1 공급 전원에 의해 동작하는 메모리 셀 어레이와 주변 회로부를 갖고, 외부의 클럭 신호 발생부로부터 입력되는 제1 클럭 신호에 응답하여 동작하는 동기식 디램 장치에 있어서, 제1 공급 전원을 입력하여 제1 공급 전원의 최소값보다 작거나 같은 소정 레벨의 제2 공급 전압을 출력하고, 제2 공급 전압을 항상 일정한 소정 레벨로 유지시키는 제2 공급 전원 발생 수단, 제2 공급 전원 발생부로부터 공급되는 제2 공급 전원에 의해 동작하고, 외부로부터 입력되는 제1 클럭 신호에 응답하여 제2 클럭 신호를 발생하는 클럭 신호 버퍼 수단 및 제2 공급 전원 발생 수단으로부터 공급되는 제2 공급 전원에 의해 동작하고, 클럭 신호 버퍼 수단으로부터 출력되는 2 클럭 신호에 응답하여 주변 회로부를 통해 메모리 셀 어레이로부터 출력되는 데이터를 출력하는 데이터 출력 버퍼 수단을 구비하는 것을 특징으로 하고, 동기식 디램 장치 내부에 별도의 공급 전원 발생부를 통해 티삭 패스부에 소정 레벨의 일정한 공급 전원을 공급하여 tSAC 변화분을 최소화하므로 tSAC 및 tOH의 여유분을 크게할 수 있으며, 여유분이 커진만큼 TCC를 줄일 수 있으므로 고주파수에서도 사용할 수 있는 효과가 있다.A synchronous DRAM device is disclosed. The synchronous DRAM device according to the present invention has a memory cell array and a peripheral circuit portion operated by a first supply power source supplied from an external first supply power generation unit, and includes a first clock signal input from an external clock signal generation unit. A synchronous DRAM device that operates in response to a second signal, comprising: inputting a first supply power to output a second supply voltage having a predetermined level less than or equal to a minimum value of the first supply power, and always maintaining the second supply voltage at a constant predetermined level; Clock signal buffer means for generating a second clock signal in response to a first clock signal input from the outside, the second supply power generating means being operated by a second supply power supply supplied from the second supply power generating portion; It operates by the second supply power supplied from the second supply power generation means, and responds to the two clock signals output from the clock signal buffer means. And a data output buffer means for outputting data output from the memory cell array through the peripheral circuit portion, and supplying a predetermined level of constant supply power to the tissak pass portion through a separate supply power generation portion inside the synchronous DRAM device. By minimizing the tSAC change by supplying, the margin of tSAC and tOH can be increased, and the TCC can be reduced by increasing the margin, so that it can be used at high frequencies.
Description
본 발명은 동기식 디램 장치에 관한 것으로, 특히, 티삭(TSAC) 변화분을 줄이는 동기식 디램 장치에 관한 것이다.The present invention relates to a synchronous DRAM device, and more particularly, to a synchronous DRAM device for reducing a TSAC change.
이하, 종래의 동기식 디램 장치를 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a conventional synchronous DRAM device will be described with reference to the accompanying drawings.
도 1은 종래의 동기식 디램 장치를 설명하기 위한 블록도로서, 클럭 신호 버퍼부(130) 와 데이터 출력 버퍼부(140)를 포함하는 티삭 패스부(170), 메모리 셀 어레이(110) 및 주변 회로부(120)로 구성되는 동기식 디램 장치(150)와 클럭 신호 발생부(160)를 나타낸다.1 is a block diagram illustrating a conventional synchronous DRAM device, including a clock signal buffer unit 130 and a data path buffer unit 140 including a clock output buffer unit 140, a memory cell array 110, and a peripheral circuit unit. The synchronous DRAM device 150 and the clock signal generator 160, which are configured as 120, are shown.
도 1에 도시된 티삭 패스부(170)는 클럭 신호 발생부(160)에 응답하여 데이터를 출력시키는데 관계되는 동기식 디램 장치(150) 내의 회로 블록으로서, 클럭 신호 버퍼부(130)와 데이터 출력 버퍼부(140)를 포함한다. 티삭 패스부(170)를 구동하기 위한 전원은 외부의 전원 전압(Vdd)으로부터 공급되며, 이로 인해, 외부의 전원 전압(Vdd)의 레벨이 변화할 경우 티삭 패스부(170) 내에서 신호 전달 속도에 영향을 미치게된다. 즉, 외부의 전원 전압(Vdd)의 레벨이 변화하면, 클럭 신호 버퍼부(130)가 클럭 신호 발생부(160)으로부터 제1 클럭 신호(CK)를 입력하여 제2 클럭 신호(CKDQ)를 출력하는 데 영향을 받고, 또한, 데이터 출력 버퍼부(140)가 메모리 셀 어레이(110)로부터 출력되는 데이터(DATA)를 제2 클럭 신호(CKDQ)에 상응하여 출력단자 OUT으로 출력하는 데 영향을 받게된다. 결국, 데이터 출력 버퍼부(140)로부터 출력되는 데이터의 속도에 영향을 미치게 되어 궁극적으로는 클럭 신호의 주파수의 사이클 타이밍(tCC)을 줄이는데 제한요소를 발생하는 문제점이 발생한다.1 is a circuit block in the synchronous DRAM device 150 that is related to outputting data in response to the clock signal generator 160. The clock signal buffer unit 130 and the data output buffer are shown in FIG. The unit 140 is included. Power for driving the tissak pass unit 170 is supplied from an external power supply voltage Vdd, and thus, when the level of the external power supply voltage Vdd changes, the signal transmission speed in the tissak pass unit 170 changes. Will affect. That is, when the level of the external power supply voltage Vdd changes, the clock signal buffer unit 130 inputs the first clock signal CK from the clock signal generator 160 to output the second clock signal CKDQ. In addition, the data output buffer unit 140 may be affected by outputting the data DATA output from the memory cell array 110 to the output terminal OUT corresponding to the second clock signal CKDQ. do. As a result, the speed of data output from the data output buffer unit 140 may be affected, resulting in a problem of generating a limiting factor in reducing the cycle timing tCC of the clock signal frequency.
본 발명이 이루고자 하는 기술적 과제는 티삭 패스부에 전원 공급을 위한 별도의 공급 전원 발생부를 통해 티삭 변화분을 줄이는 동기식 디램 장치를 제공하는 데 있다.An object of the present invention is to provide a synchronous DRAM device for reducing the change in tisak through a separate supply power generation unit for supplying power to the tissak pass.
도 1은 종래의 동기식 디램 장치를 설명하기 위한 블록도이다.1 is a block diagram illustrating a conventional synchronous DRAM device.
도 2는 본 발명에 의한 동기식 디램 장치를 설명하기 위한 블록도이다.2 is a block diagram illustrating a synchronous DRAM device according to the present invention.
도 3(a) 내지 도 3(d)는 도 2에 도시된 각 부의 출력 파형도이다.3 (a) to 3 (d) are output waveform diagrams of the respective parts shown in FIG.
도 4(a) 및 도 4(b)는 종래의 동기식 디램 장치에서 발생되는 tSAC의 변화분을 설명하기 위한 도면이다.4 (a) and 4 (b) are diagrams for explaining changes in tSAC generated in a conventional synchronous DRAM device.
도 5(a) 및 도 5(b)는 본 발명에 의한 동기식 디램 장치에서 발생되는 tSAC의 변화분을 설명하기 위한 도면이다.5 (a) and 5 (b) are diagrams for explaining changes in tSAC generated in the synchronous DRAM device according to the present invention.
상기 과제를 이루기 위한 본 발명에 의한 동기식 디램 장치는, 외부의 제1 공급 전원 발생부로부터 공급되는 제1 공급 전원에 의해 동작하는 메모리 셀 어레이와 주변 회로부를 갖고, 외부의 클럭 신호 발생부로부터 입력되는 제1 클럭 신호에 응답하여 동작하는 동기식 디램 장치에 있어서, 제1 공급 전원을 입력하여 제1 공급 전원의 최소값보다 작거나 같은 소정 레벨의 제2 공급 전압을 출력하고, 제2 공급 전압을 항상 일정한 소정 레벨로 유지시키는 제2 공급 전원 발생 수단, 제2 공급 전원 발생 수단으로부터 공급되는 제2 공급 전원에 의해 동작하고, 외부로부터 입력되는 제1 클럭 신호에 응답하여 제2 클럭 신호를 발생하는 클럭 신호 버퍼 수단 및 제2 공급 전원 발생 수단으로부터 공급되는 제2 공급 전원에 의해 동작하고, 클럭 신호 버퍼 수단으로부터 출력되는 2 클럭 신호에 응답하여 주변 회로부를 통해 메모리 셀 어레이로부터 출력되는 데이터를 출력하는 데이터 출력 버퍼 수단으로 구성되는 것이 바람직하다.The synchronous DRAM device according to the present invention for achieving the above object has a memory cell array and a peripheral circuit portion operated by a first supply power supply supplied from an external first supply power generation unit, and input from an external clock signal generation unit. A synchronous DRAM device that operates in response to a first clock signal, wherein the first supply power is input to output a second supply voltage having a predetermined level less than or equal to a minimum value of the first supply power, and always supplying the second supply voltage. A clock which is operated by a second supply power supply means for maintaining a constant level, a second supply power supply supplied from the second supply power supply means, and generates a second clock signal in response to a first clock signal input from the outside; Operating by a second supply power supply supplied from the signal buffer means and the second supply power generation means, and It is configured in response to a second clock signal emitter outputs a data output buffer means for outputting the data outputted from the memory cell array through the peripheral circuit portion are preferred.
이하, 본 발명에 의한 동기식 디램 장치를 첨부한 도면을 참조하여 다음과 같이 설명하고자 한다.Hereinafter, a synchronous DRAM device according to the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명에 의한 동기식 디램 장치를 설명하기 위한 블록도로서, 클럭 신호 발생부(340) 및 데이터 출력 버퍼부(350)를 포함하는 티삭 패스부(380)와 메모리 셀 어레이(310), 주변 회로부(320) 및 제2 공급 전원 발생부(330)로 구성되는 동기식 디램 장치(360)와 제1 공급 전원 발생부(300) 및 클럭 신호 발생부(370)를 나타내었다.FIG. 2 is a block diagram illustrating a synchronous DRAM device according to the present invention, including a clock signal generator 340 and a data output buffer unit 350 including a tissak pass unit 380 and a memory cell array 310. The synchronous DRAM device 360 including the peripheral circuit unit 320 and the second supply power generator 330, the first supply power generator 300, and the clock signal generator 370 are illustrated.
도 3(a) 내지 도 3(d)는 도 2에 도시된 각 부의 출력 파형도로서, 도3(a)는 제1 클럭 신호 발생부(370)에서 출력되는 동기식 디램 장치(360)의 시스템 클럭 신호인 제1 클럭 신호(CK)를 나타내고, 도 3(b)는 주변 회로부(320)를 통해 출력되는 메모리 셀 어레이의 데이터 신호(DATA)를 나타내고, 도 3(c)는 제1 클럭 신호(CK)에 응답하여 제2 클럭 신호 버퍼부(340)에서 출력되는 제2 클럭 신호(CKDQ)를 나타내며, 도 3(d)는 제2 클럭 신호(CKDQ)에 응답하여 데이터 출력 버퍼부(350)에서 출력되는 출력 데이터 신호(DOUT)를 나타낸다.3 (a) to 3 (d) are output waveform diagrams of the respective parts shown in FIG. 2, and FIG. 3 (a) shows a system of the synchronous DRAM device 360 output from the first clock signal generator 370. FIG. 3B illustrates a data signal DATA of a memory cell array output through the peripheral circuit unit 320, and FIG. 3C illustrates a first clock signal CK. The second clock signal CKDQ output from the second clock signal buffer unit 340 in response to CK is shown. FIG. 3D illustrates the data output buffer unit 350 in response to the second clock signal CKDQ. ) Represents an output data signal DOUT.
도 2에 도시된 동기식 디램 장치(360)는 제1 및 제2 공급 전원(EVcc 및 IVcc)에 의해 동작된다. 메모리 셀 어레이(310)와 주변 회로부(320)는 외부의 제1 공급 전원 발생부(300)에서 발생되는 제1 공급 전원(EVcc)에 의해 동작하며, 티삭 패스부(380)는 제2 공급 전원 발생부(330)에서 발생되는 제2 공급 전원(IVcc)에 의해 동작된다. 제2 공급 전원 발생부(330)는 제1 공급 전원(EVcc)을 입력하여 제1 공급 전원(EVcc)의 최소값보다 작거나 같은 소정 레벨의 제2 공급 전압(IVcc)을 출력하고, 제2 공급 전압(IVcc)이 항상 일정한 소정 레벨로 유지되도록 한다. 티삭 패스부(380)의 제2 클럭 신호 버퍼부(340)는 제2 공급 전원 발생부(330)로부터 공급되는 제2 공급 전원(IVcc)에 의해 동작하고, 외부로부터 입력되는 도 3(a)에 도시된 제1 클럭 신호(CK)에 응답하여 데이터 출력 버퍼부(350)를 인에이블 시키는 신호인 도 3(c)에 도시된 제2 클럭 신호(CKDQ)를 발생한다. 데이터 출력 버퍼부(350)는 제2 공급 전원 발생부(330)로부터 공급되는 제2 공급 전원(IVcc)에 의해 동작하고, 주변 회로부(320)를 통해 메로리 셀 어레이(310)로부터 출력되는 도 3(b)에 도시된 데이터 신호(DATA)를 입력하며, 제2 클럭 신호 버퍼부(340)로부터 출력되는 도 3(b)에 도시된 제2 클럭 신호(CKDQ)에 응답하여 도 3(d)에 도시된 출력 데이터(DOUT)를 출력단자 OUT으로 출력한다.The synchronous DRAM device 360 shown in FIG. 2 is operated by the first and second supply power sources EVcc and IVcc. The memory cell array 310 and the peripheral circuit unit 320 are operated by the first supply power source EVcc generated by the external first supply power generation unit 300, and the tissak pass unit 380 is the second supply power source. It is operated by the second supply power source IVcc generated by the generator 330. The second supply power generator 330 inputs the first supply power EVcc to output a second supply voltage IVcc of a predetermined level less than or equal to a minimum value of the first supply power EVcc, and supplies a second supply voltage. The voltage IVcc is always kept at a predetermined predetermined level. The second clock signal buffer unit 340 of the tissak pass unit 380 is operated by the second supply power supply IVcc supplied from the second supply power generation unit 330, and is input from the outside of FIG. 3A. In response to the first clock signal CK illustrated in FIG. 3, the second clock signal CKDQ illustrated in FIG. 3C, which is a signal for enabling the data output buffer unit 350, is generated. The data output buffer 350 is operated by the second supply power IVcc supplied from the second supply power generator 330, and is output from the memory cell array 310 through the peripheral circuit 320. In response to the second clock signal CKDQ illustrated in FIG. 3B, the data signal DATA illustrated in FIG. 3B is input and output from the second clock signal buffer unit 340. The output data DOUT shown in Fig. 2 is output to the output terminal OUT.
상술한 바와 같이 제1 클럭 신호(CK)에 응답하여 데이터를 출력시키는데 관계되는 티삭 패스부(380)는 제2 공급 전원 발생부(330)에서 발생되는 소정 레벨로 유지되는 제2 공급 전원에 의해 동작되므로, 종래에 외부에서 공급되는 전원 전압(Vdd)의 레벨변화에 상응하여 티삭 패스부(170)의 신호 전송 속도가 변동되고, 이로 인해 데이터 출력 속도에 변동이 생기는 문제점을 해결할 수 있게된다. 즉, 본 발명에 의한 동기식 디램 장치(360)는 제2 공급 전원 발생부(330)에서 발생되는 소정 레벨의 제2 공급 전원(IVcc)에 의해 데이터 출력 속도를 일정하게 유지될 수 있으므로 tSAC 변화분을 최소화할 수 있다.As described above, the tissak path unit 380 associated with outputting data in response to the first clock signal CK is driven by a second supply power source maintained at a predetermined level generated by the second supply power source generation unit 330. Since it is operated, the signal transmission speed of the tissak pass unit 170 is fluctuated in accordance with the level change of the power supply voltage Vdd conventionally supplied, thereby solving the problem of variation in the data output speed. That is, in the synchronous DRAM device 360 according to the present invention, the data output speed may be kept constant by the second supply power source IVcc of the predetermined level generated by the second supply power generator 330, thereby changing tSAC. Can be minimized.
한편, 도 2에 도시된 동기식 디램 장치(360)가 도 3(d)에 도시된 출력 데이터 신호를 출력하도록 데이터의 플라잉 타임을 보상하고, 입력 셋업 타임(Input set-up Time:tSS)(200)과 입력 홀드 타임(Input Hold Time:tSH)(210)을 보장하기 위해 제1 클럭 신호(CK)에 응답하여 출력 데이터가 발생되는데 걸리는 타임(Clock to Valid Output Data Time:tSAC)(220)과 출력 데이터 홀드 타임(Output Data Hold Time:tOH)(230)이 필요하며, tSAC과 tOH는 정해진 규격치를 따라야한다.Meanwhile, the synchronous DRAM device 360 shown in FIG. 2 compensates the flying time of the data so as to output the output data signal shown in FIG. 3D, and input set-up time (tSS) 200. And the time required for output data to be generated in response to the first clock signal CK to ensure the input hold time (tSH) 210 and the clock to valid output data time (tSAC) 220. Output Data Hold Time (tOH) 230 is required, and tSAC and tOH must follow a defined specification.
도 4(a) 및 도 4(b)는 종래의 동기식 디램 장치에서 발생되는 tSAC의 변화분을 설명하기 위한 도면으로, 도 4(a)는 제1 클럭 신호(CK)를 나타내고, 도 4(b)는 종래의 데이터 출력 버퍼부(140)에서 출력되는 데이터 신호(DOUT)를 나타낸다.4 (a) and 4 (b) are diagrams for explaining changes in tSAC generated in a conventional synchronous DRAM device. FIG. 4 (a) shows a first clock signal CK, and FIG. 4 ( b) shows the data signal DOUT output from the conventional data output buffer unit 140.
도 4(a) 및 도 4(b)를 참조하면, tSS와 tSH를 보장하기 위한 tSAC의 규정치(420)와 tOH의 규정치(400)를 알 수 있으며, 종래의 외부 전원 전압(Vdd)의 변동으로 인해 tSAC 변화분(410)이 발생하며, 이로 인해, tOH 및 tSAC 여유분(430 및 440)이 줄어듦을 알 수 있다.4 (a) and 4 (b), it is possible to know a prescribed value 420 of tSAC and a defined value 400 of tOH for ensuring tSS and tSH, and the variation of the conventional external power supply voltage Vdd. This results in a tSAC variation 410, which can be seen to reduce the tOH and tSAC margins 430 and 440.
도 5(a) 및 도 5(b)는 본 발명에 의한 동기식 디램 장치(360)에서 발생되는 tSAC의 변동분을 설명하기 위한 도면으로, 도 5(a)는 제1 클럭 신호(CK)를 나타내고, 도 5(b)는 본 발명에 의한 데이터 출력 버퍼부(350)에서 출력되는 출력 데이터 신호(DOUT)를 나타낸다.5 (a) and 5 (b) are diagrams for explaining variation of tSAC generated in the synchronous DRAM device 360 according to the present invention. FIG. 5 (a) shows a first clock signal CK. 5B illustrates an output data signal DOUT output from the data output buffer unit 350 according to the present invention.
도 5(a) 및 도 5(b)를 참조하면, tSS와 tSH를 보장하기 위한 tSAC의 규정치(520)와 tOH의 규정치(510)를 알 수 있으며, 제2 공급 전원 발생부(330)에 의해 일정한 제2 공급 전원(IVcc)이 인가되므로 tSAC의 변화를 없앨 수 있으며, 이로 인해, tOH 및 tSAC 여유분(530 및 540)을 충분히 넓게할 수 있다.5 (a) and 5 (b), it is possible to know a prescribed value 520 of tSAC and a defined value 510 of tOH for guaranteeing tSS and tSH, and to the second supply power generator 330. Since a constant second supply power source IVcc is applied, the change of tSAC can be eliminated, and thus, the tOH and tSAC margins 530 and 540 can be sufficiently widened.
한편, 주변 회로부(380)에도 제2 공급 전원(IVcc)을 인가할 경우 제2 공급 전원(IVcc)의 소모량이 커져 제2 공급 전원(IVcc) 레벨이 떨어지면서 티삭 패스부(380)의 동작 속도가 느려지게 된다. 티삭 패스부(380)의 동작 속도가 느려지는 것을 방지하기 위해 제2 공급 전원 발생부(330)의 구동능력을 높여야 하는데 이 경우에는 제1 공급 전원(EVcc)의 최대치에서 제2 공급 전원(IVcc) 오버 슈팅 현상이 발생하여 제2 공급 전원(IVcc) 레벨이 제1 공급 전원(EVcc) 레벨을 따라가게 되어 티삭 패스부(380)의 동작 속도가 빨라지게 된다. 결국, 제2 공급 전원(IVcc)의 소모량이 크게되면 제2 공급 전원(IVcc)의 변동이 심해지며, 이로 인해, tSAC의 변화분이 다시 증가하게 되므로 제2 공급 전원(IVcc)을 티삭 패스부(380)에 한정하여 사용하는 것이 효과적이다.On the other hand, when the second supply power supply IVcc is also applied to the peripheral circuit unit 380, the consumption of the second supply power supply IVcc becomes large, and the second supply power supply IVcc level drops, thereby operating speed of the tissak pass part 380. Will slow down. In order to prevent the operation speed of the tissak pass unit 380 from slowing down, the driving power of the second supply power generation unit 330 must be increased. In this case, the second supply power supply IVcc is formed at the maximum value of the first supply power supply EVcc. The overshooting phenomenon occurs to cause the second supply power supply IVcc level to follow the first supply power supply EVcc level, thereby increasing the operation speed of the tissak pass part 380. As a result, when the consumption amount of the second supply power supply IVcc becomes large, the variation of the second supply power supply IVcc becomes severe, and as a result, the variation of tSAC is increased again. 380) is effective.
상술한 바와 같이, 본 발명에 의한 동기식 디램 장치는 동기식 디램 장치 내부에 별도의 공급 전원 발생부를 통해 티삭 패스부에 소정 레벨의 일정한 공급 전원을 공급하여 tSAC 변화분을 최소화하므로 tSAC 및 tOH의 여유분을 크게할 수 있으며, 여유분이 커진만큼 외부에서 입력되는 클럭 신호의 주파수의 사이클 타이밍을 줄일 수 있으므로 고주파수에서도 사용할 수 있는 효과가 있다.As described above, the synchronous DRAM device according to the present invention minimizes tSAC variation by supplying a predetermined level of constant power supply to the tissak path through a separate supply power generation unit within the synchronous DRAM device, thereby minimizing tSAC and tOH margins. As the margin increases, the cycle timing of the frequency of the externally input clock signal can be reduced as the margin increases, so that the high frequency can be used.
Claims (1)
Priority Applications (1)
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|---|---|---|---|
| KR1019970064706A KR19990043665A (en) | 1997-11-29 | 1997-11-29 | Synchronous DRAM device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970064706A KR19990043665A (en) | 1997-11-29 | 1997-11-29 | Synchronous DRAM device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990043665A true KR19990043665A (en) | 1999-06-15 |
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ID=66094557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970064706A KR19990043665A (en) | 1997-11-29 | 1997-11-29 | Synchronous DRAM device |
Country Status (1)
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|---|---|
| KR (1) | KR19990043665A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399527B1 (en) * | 1999-10-07 | 2003-09-26 | 미쓰비시덴키 가부시키가이샤 | Clock synchronous semiconductor device having a reduced clock access time |
-
1997
- 1997-11-29 KR KR1019970064706A patent/KR19990043665A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399527B1 (en) * | 1999-10-07 | 2003-09-26 | 미쓰비시덴키 가부시키가이샤 | Clock synchronous semiconductor device having a reduced clock access time |
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| WITN | Withdrawal due to no request for examination |