KR100510458B1 - Apparatus and method for latching address for synchronous semiconductor memory - Google Patents
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Abstract
동기식 반도체 기억 장치를 위한 어드레스 래치 장치 및 방법이 개시된다. 이 장치는, 외부로부터 입력되는 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버퍼링하는 어드레스 버퍼와, 버퍼링된 외부 행 어드레스 또는 외부 MRS 어드레스를 내부 클럭 신호에 응답하여 전송하는 제1 신호 전송 수단과, 제1 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제1 래치와, 제1 래치에 래치된 어드레스를 제어 신호에 응답하여 전송하는 제2 신호 전송 수단과, 제2 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제2 래치와, 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태일 때만 제어 신호를 발생하는 제어 신호 발생 수단과, 제2 래치에 래치된 어드레스를 MRS 명령에 응답하여 내부 MRS 어드레스로서 출력하는 제1 어드레스 발생 수단 및 제2 래치에 래치된 어드레스를 행 활성 명령에 응답하여 내부 행 어드레스로서 출력하는 제2 어드레스 발생 수단을 구비하는 것을 특징으로 한다. An address latch apparatus and method for a synchronous semiconductor memory device are disclosed. The apparatus includes an address buffer for inputting and buffering an external row address or an external mode register set (MRS) address input from the outside, and a first signal for transmitting the buffered external row address or external MRS address in response to an internal clock signal. Output means from a transmission means, a first latch for latching an address output from the first signal transmission means, a second signal transmission means for transmitting an address latched to the first latch in response to a control signal, and an output from the second signal transmission means. An internal MRS address in response to an MRS command, a second latch for latching an address to be controlled; control signal generating means for generating a control signal only when the synchronous semiconductor memory device is in an MRS state or a row active state; A first address generating means and an address latched in the second latch in response to the row activation command; And it is characterized in that a second address generating means for outputting as an internal row address.
Description
본 발명은 동기식 다이나믹 램(SDRAM:Synchronous Dynamic RAM) 또는 동기식 스테이틱 램(SSRAM:Sychronous Static RAM)과 같은 동기식 반도체 기억 장치에 관한 것으로서, 특히, 동기식 반도체 기억 장치에서 사용되는 어드레스들을 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to synchronous semiconductor storage devices, such as synchronous dynamic RAM (SDRAM) or synchronous static RAM (SSRAM), and more particularly, to synchronous semiconductor latching addresses used in synchronous semiconductor memory devices. An address latch device and method for a storage device.
동기식 반도체 기억 장치는 외부 클럭 신호의 상승 엣지 또는 하강엣지에 동기되어 각종 신호의 유효한 값을 입력하고, 외부에서 입력한 값을 외부 클럭 신호로부터 생성된 내부 클럭 신호에 응답하여 래치한다. 이 때, 내부 클럭 신호는 외부로부터 입력된 신호의 세트 업/홀드 시간(setup/hold time)과 같은 마진(margin)을 정하는 요인이 된다.The synchronous semiconductor memory device inputs valid values of various signals in synchronization with the rising edge or the falling edge of the external clock signal, and latches the externally input value in response to the internal clock signal generated from the external clock signal. At this time, the internal clock signal is a factor that determines a margin such as a setup / hold time of a signal input from the outside.
SDRAM의 경우에 있어서도, 내부 클럭 신호를 이용하여 명령 핀, 어드레스 핀 및 데이타 핀의 신호를 래치시킨다. 어드레스 핀으로 입력되는 신호는 일반적으로 행 활성(row active), 기입, 독출 및 모드 레지스터 세트(MRS:Mode Register Set) 어드레스 등이다. 그러므로, 동일한 래치 신호로 각각의 어드레스를 만들어 낸다. Also in the case of SDRAM, an internal clock signal is used to latch the signals of the command pin, the address pin, and the data pin. Signals input to the address pins are typically row active, write, read, and mode register set (MRS) addresses. Therefore, each address is produced by the same latch signal.
이하, 동기식 반도체 기억 장치를 위한 종래의 어드레스 래치 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다. Hereinafter, the configuration and operation of a conventional address latch device for a synchronous semiconductor memory device will be described with reference to the accompanying drawings.
도 1은 종래의 어드레스 래치 장치의 회로도로서, 어드레스 버퍼(10), 인버터들(12, 16, 18, 22, 24, 26, 30, 34, 38, 40, 44, 46, 50 및 52), 전송 게이트들(14, 20, 28, 32 및 36) 및 버스트 길이(BL:Burst Length) 및 컬럼 어드레스 스트로브 레이턴시(CL:Column Address Strobe Latency) 신호 발생부(42) 및 다수개의 로우(row) 디코더들(48, ... 및 54)로 구성된다.1 is a circuit diagram of a conventional address latch device, which includes an address buffer 10, inverters 12, 16, 18, 22, 24, 26, 30, 34, 38, 40, 44, 46, 50, and 52, Transmission gates 14, 20, 28, 32, and 36, burst length (BL) and column address strobe latency (CL) signal generator 42, and a plurality of row decoders (48, ... and 54).
도 2 (a) ∼ (f)들은 MRS 상태에서 도 1에 도시된 장치의 각 부의 파형도들로서, 도 2 (a)는 외부 클럭 신호(CLOCK)의 파형도를 나타내고, 도 2 (b)는 외부로부터 입력되는 외부 MRS 어드레스(MRS)의 파형도를 나타내고, 도 2 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 2 (d)는 래치된 어드레스 신호(ΦMRAi)의 파형도를 나타내고, 도 2 (e)는 MRS 명령(ΦMRS)의 파형도를 나타내고, 도 2 (f)는 내부 MRS 어드레스(ΦMDSTi)의 파형도를 각각 나타낸다. 2 (a) to 2 (f) are waveform diagrams of respective parts of the apparatus shown in FIG. 1 in an MRS state, in which FIG. 2 (a) shows a waveform diagram of an external clock signal CLOCK, and FIG. Fig. 2 (c) shows the waveform diagram of the internal clock signal Φ CLK, and Fig. 2 (d) shows the waveform diagram of the latched address signal Φ MRAi. Fig. 2 (e) shows a waveform diagram of the MRS command? MRS, and Fig. 2 (f) shows a waveform diagram of the internal MRS address? MDSTi, respectively.
도 3 (a) ∼ (f)들은 행 활성 상태에서 도 1에 도시된 장치의 각 부의 파형도들로서, 도 3 (a)는 외부 클럭 신호(CLOCK)의 파형도를 나타내고, 도 3 (b)는 외부로부터 입력되는 행 어드레스(ACT)의 파형도를 나타내고, 도 3 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 3 (d)는 래치된 어드레스 신호(ΦMRAi)의 파형도를 나타내고, 도 3 (e)는 행 활성화 명령(ΦPRAR)의 파형도를 나타내고, 도 3 (f)는 내부 행 어드레스(ΦRAi)의 파형도를 각각 나타낸다. 3A to 3F are waveform diagrams of respective parts of the apparatus shown in FIG. 1 in a row active state, and FIG. 3A shows a waveform diagram of an external clock signal CLOCK, and FIG. Shows a waveform diagram of the row address ACT input from the outside, FIG. 3 (c) shows a waveform diagram of the internal clock signal ΦCLK, and FIG. 3 (d) shows a waveform diagram of the latched address signal ΦMRAi. 3E shows a waveform diagram of the row activation command Φ PRAR, and FIG. 3F shows a waveform diagram of the internal row address Φ RAi, respectively.
도 1에 도시된 어드레스 버퍼(10)는 외부로부터 어드레스 핀을 통해 입력된 신호(Ai)를 버퍼링한 후 출력한다. 어드레스 버퍼(10)에 버퍼링된 신호는 내부 클럭 신호(ΦCLK)에 응답하여 전송 게이트들과 래치들을 거쳐 래치된 어드레스(ΦMRAi)로서 출력된다. ΦMRAi는 ΦMRS와 ΦPRAR에 의해 다시 내부 MRS 어드레스(ΦMDSTi) 및 내부 행 어드레스(ΦRAi)로서 출력된다. 그런데, ΦMRAi를 래치하는 신호로서 내부 클럭 신호(ΦCLK)를 사용하기 때문에, 내부 클럭 신호가 인에이블될 때마다 외부 어드레스 핀을 통해 래치된 어드레스가 ΦMRAi로서 발생된다. 이로 인해, ΦMRAi가 변하여 불필요한 전류가 소모되는 문제점이 있었다. The address buffer 10 shown in FIG. 1 buffers and outputs a signal Ai input from the outside through an address pin. The signal buffered in the address buffer 10 is output as the latched address? MRAi via the transfer gates and the latches in response to the internal clock signal? CLK. ΦMRAi is again outputted as ΦMRS and ΦPRAR as an internal MRS address ΦMDSTi and an internal row address ΦRAi. However, since the internal clock signal? CLK is used as the signal for latching? MRAi, an address latched through the external address pin is generated as? MRAi every time the internal clock signal is enabled. As a result, Φ MRAi is changed and unnecessary current is consumed.
즉, 전술한 도 1에 도시된 장치는 내부 클럭 신호(ΦCLK)에 응답하여 래치한 어드레스(ΦMRAi)를 MRS 명령(ΦMRS)이 인에이블되면 내부 MRS 어드레스(ΦMDSTi) 로서 발생하고 행 활성 명령(ΦPRAR)이 인에이블되면 내부 행 어드레스(ΦRAi)로서 발생하도록 되어 있다. 그러므로, 도 2 (c) 및 도 3 (c)에 각각 도시된 내부 클럭 신호(ΦCLK)의 매 사이클마다 도 2 (d) 및 도 3 (d)에 각각 도시된 래치된 어드레스값(ΦMRAi)이 래치되어 여분의 전류가 발생하여 필요없이 전류가 소모된다. That is, the above-described apparatus shown in FIG. 1 generates the address ΦMRAi latched in response to the internal clock signal ΦCLK as the internal MRS address ΦMDSTi when the MRS command ΦMRS is enabled, and generates the row activation command ΦPRAR. Is enabled to occur as the internal row address Φ RAi. Therefore, in each cycle of the internal clock signal Φ CLK shown in FIGS. 2 (c) and 3 (c), the latched address value Φ MRAi shown in FIGS. 2 (d) and 3 (d), respectively, is Latched, extra current is generated, dissipating the current unnecessarily.
본 발명이 이루고자 하는 제1 기술적 과제는, 외부로부터 입력되는 어드레스를 동기식 반도체 기억 장치가 MRS 상태나 행 활성 상태일 때만 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치를 제공하는 데 있다.A first technical problem to be achieved by the present invention is to provide an address latch device for a synchronous semiconductor memory device which latches an address input from the outside only when the synchronous semiconductor memory device is in an MRS state or a row active state.
본 발명이 이루고자 하는 제2 기술적 과제는, 외부로부터 입력되는 MRS 어드레스를 동기식 반도체 기억 장치가 MRS 상태일 때만 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치를 제공하는 데 있다. A second technical object of the present invention is to provide an address latch device for a synchronous semiconductor memory device which latches an MRS address input from the outside only when the synchronous semiconductor memory device is in an MRS state.
본 발명이 이루고자 하는 제3 기술적 과제는, 외부로부터 입력되는 어드레스를 동기식 반도체 기억 장치가 MRS 상태나 행 활성 상태일 때만 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 제공하는 데 있다. A third technical object of the present invention is to provide an address latching method for a synchronous semiconductor memory device which latches an address input from the outside only when the synchronous semiconductor memory device is in an MRS state or a row active state.
본 발명이 이루고자 하는 제4 기술적 과제는, 외부로부터 입력되는 MRS 어드레스를 동기식 반도체 기억 장치가 MRS 상태일 때만 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 제공하는 데 있다.A fourth technical object of the present invention is to provide an address latching method for a synchronous semiconductor memory device which latches an MRS address input from the outside only when the synchronous semiconductor memory device is in an MRS state.
상기 제1 기술적 과제를 이루기 위한 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치는, 외부로부터 입력되는 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버피링하는 어드레스 버퍼와, 버퍼링된 상기 외부 행 어드레스 또는 상기 외부 MRS 어드레스를 내부 클럭 신호에 응답하여 전송하는 제1 신호 전송 수단과, 상기 제1 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제1 래치와, 상기 제1 래치에 래치된 어드레스를 제어 신호에 응답하여 전송하는 제2 신호 전송 수단과, 상기 제2 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제2 래치와, 상기 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태일 때만 상기 제어 신호를 발생하는 제어 신호 발생 수단과, 상기 제2 래치에 래치된 어드레스를 MRS 명령에 응답하여 내부 MRS 어드레스로서 출력하는 제1 어드레스 발생 수단 및 상기 제2 래치에 래치된 어드레스를 행 활성 명령에 응답하여 내부 행 어드레스로서 출력하는 제2 어드레스 발생 수단으로 구성되는 것이 바람직하다. An address latch device for a synchronous semiconductor memory device according to the present invention for achieving the first technical problem includes an address buffer for inputting and buffering an external row address or an external mode register set (MRS) address input from the outside, and buffering; First signal transmission means for transmitting the external row address or the external MRS address in response to an internal clock signal, a first latch for latching an address output from the first signal transmission means, and a latch in the first latch Second signal transmission means for transmitting the address in response to a control signal, a second latch for latching an address output from the second signal transmission means, and only when the synchronous semiconductor memory device is in an MRS state or a row active state. Control signal generating means for generating a control signal and latched in said second latch And a first address generating means for outputting a dress as an internal MRS address in response to an MRS command and a second address generating means for outputting an address latched in the second latch as an internal row address in response to a row activation command. Do.
상기 제2 기술적 과제를 이루기 위한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치는, 외부로부터 입력되는 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버피링하는 어드레스 버퍼와, 버퍼링된 상기 외부 행 어드레스 또는 상기 외부 MRS 어드레스를 내부 클럭 신호에 응답하여 전송하는 제1 신호 전송 수단과, 상기 제1 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제1 래치와, 상기 제1 래치에 래치된 어드레스를 제어 신호에 응답하여 전송하는 제2 신호 전송 수단과, 상기 제2 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제2 래치와, 상기 동기식 반도체 기억 장치가 MRS 상태일 때만 상기 제어 신호를 발생하는 제어 신호 발생 수단과, 상기 제2 래치에 래치된 어드레스를 MRS 명령에 응답하여 내부 MRS 어드레스로서 출력하는 제1 어드레스 발생 수단 및 상기 제1 래치에 래치된 상기 외부 행 어드레스만을 행 활성 명령에 응답하여 내부 행 어드레스로서 출력하는 제2 어드레스 발생 수단으로 구성되는 것이 바람직하다. An address latch device for a synchronous semiconductor memory device for achieving the second technical problem includes an address buffer for inputting and buffering an external row address or an external mode register set (MRS) address input from the outside, and the buffered external row. A first signal transmission means for transmitting an address or the external MRS address in response to an internal clock signal, a first latch for latching an address output from the first signal transmission means, and an address latched in the first latch Second signal transmission means for transmitting in response to a signal, a second latch for latching an address output from the second signal transmission means, and a control signal for generating the control signal only when the synchronous semiconductor memory device is in an MRS state Means and an address latched in the second latch in response to an MRS command Preferably, the first address generating means outputs an MRS address, and the second address generating means outputs only an external row address latched in the first latch as an internal row address in response to a row activation command.
상기 제3 기술적 과제를 이루기 위한 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법은, 외부로부터 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하는 (a) 단계와, 상기 버퍼링된 어드레스를 내부 클럭 신호에 상응하여 전송하는 (b) 단계와, 상기 전송된 어드레스를 래치하는 (c) 단계와, 상기 동기식 반도체 기억 장치가 MRS 상태인가를 판단하는 (d) 단계와, 상기 동기식 반도체 기억 장치가 상기 MRS 상태가 아니면, 행 활성 상태인가를 판단하는 (e) 단계와, 상기 동기식 반도체 기억 장치가 상기 행 활성 상태가 아니면, 상기 래치된 어드레스를 전송하지 않는 (f) 단계와, 상기 동기식 반도체 기억 장치가 상기 MRS 상태이거나 상기 행 활성 상태이면, 상기 래치된 어드레스를 전송하는 (g) 단계와, 상기 (g) 단계에서 전송된 어드레스를 래치하는 (h) 단계 및 상기 (h)단계에서 래치된 어드레스를 MRS 명령 및 행 활성 명령에 상응하여 내부 MRS 어드레스 및 내부 행 어드레스로서 발생하는 (i) 단계로 이루어지는 것이 바람직하다. According to an aspect of the present invention, there is provided an address latching method for a synchronous semiconductor memory device, the method including: buffering an external row address or an external mode register set (MRS) address from an external device; (B) transmitting a signal corresponding to an internal clock signal, (c) latching the transferred address, (d) determining whether the synchronous semiconductor memory device is in an MRS state, and the synchronous semiconductor memory (E) determining whether the device is in the row active state if the device is not in the MRS state; and (f) not transmitting the latched address if the synchronous semiconductor memory device is not in the row active state; (G) and (g) transferring the latched address when the semiconductor memory device is in the MRS state or the row active state. It is preferable made of a (h) the step of latching the transferred address, and (i) the step of generating an internal MRS address and the internal row address corresponding to the latched address in the (h) step the MRS command and the row activation command.
상기 제4 기술적 과제를 이루기 위한 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법은, 외부로부터 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하는 (a) 단계와, 상기 버퍼링된 어드레스를 내부 클럭 신호에 상응하여 전송하는 (b) 단계와, 상기 전송된 어드레스를 래치하는 (c) 단계와, 상기 동기식 반도체 기억 장치가 MRS 상태인가를 판단하는 (d) 단계와, 상기 동기식 반도체 기억 장치가 상기 MRS 상태이면, 상기 래치된 어드레스를 전송하는 (e) 단계와, 상기 동기식 반도체 기억 장치가 상기 MRS 상태가 이니면, 상기 래치된 어드레스를 전송하지 않는 (f) 단계와, 상기 (e) 단계에서 전송된 어드레스를 래치하는 (g) 단계 및 상기 (g)단계에서 래치된 어드레스를 MRS 명령에 상응하여 내부 MRS 어드레스로서 발생하는 (h) 단계로 이루어지는 것이 바람직하다. According to another aspect of the present invention, there is provided a method of latching an address for a synchronous semiconductor memory device, the method including: buffering an external row address or an external mode register set (MRS) address from an external device; (B) transmitting a signal corresponding to an internal clock signal, (c) latching the transferred address, (d) determining whether the synchronous semiconductor memory device is in an MRS state, and the synchronous semiconductor memory (E) transmitting the latched address if the device is in the MRS state, (f) not transmitting the latched address if the synchronous semiconductor memory device is in the MRS state, and (e) (G) latching the address transmitted in step) and generating the address latched in step (g) as an internal MRS address corresponding to the MRS command. It is formed of a (h) step is preferred.
이하, 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치들의 구성 및 동작들을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, configurations and operations of address latch devices for a synchronous semiconductor memory device according to the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치의 바람직한 일실시예의 회로도로서, 어드레스 버퍼(100), 제1 및 제2 신호 전송부들(102 및 106), 제1 및 제2 래치들(104 및 108), 제어 신호 발생부(110), 제3, 4, ... 및 i+3 신호 전송부들(112, 116, ... 및 120), 제3, 제4, ... 및 제i+3 래치들(114, 118, ... 및 122), BL 및 CL 신호 발생부(124) 및 제1, ... 제i 로우(row) 디코더들(126, ... 및 128)로 구성된다.FIG. 4 is a circuit diagram of an exemplary embodiment of an address latch device for a synchronous semiconductor memory device according to the present invention, which includes an address buffer 100, first and second signal transmission units 102 and 106, and first and second latches. 104 and 108, control signal generator 110, third, fourth, ... and i + 3 signal transmitters 112, 116, ... and 120, third, fourth, ... And i + 3 latches 114, 118, ... and 122, BL and CL signal generator 124 and first, ... i < th > row decoders 126, ... And 128).
도 5 (a) ∼ (g)들은 MRS 상태에서 도 4에 도시된 장치의 각 부의 파형도들로서, 도 5 (a)는 외부 클럭 신호의 파형도를 나타내고, 도 5 (b)는 외부 MRS 어드레스(MRS)의 파형도를 나타내고, 도 5 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 5 (d)는 인버터(166)로부터 출력되는 신호(ΦRASP)의 파형도를 나타내고, 도 5 (e)는 래치된 어드레스(ΦMRAi)의 파형도를 나타내고, 도 5 (f)는 MRS 명령(ΦMRS)의 파형도를 나타내고, 도 5 (g)는 내부 MRS 어드레스(ΦMDSTi)의 파형도를 각각 나타낸다. 5A to 5G are waveform diagrams of respective parts of the apparatus shown in FIG. 4 in an MRS state, in which FIG. 5A shows a waveform diagram of an external clock signal, and FIG. 5B shows an external MRS address. 5 (c) shows a waveform diagram of the internal clock signal .phi.CLK, FIG. 5 (d) shows a waveform diagram of the signal .phi.RASP output from the inverter 166. Fig. 5 (e) shows a waveform diagram of the latched address? MRAi, Fig. 5 (f) shows a waveform diagram of the MRS command? MRS, and Fig. 5 (g) shows a waveform diagram of the internal MRS address? MDSTi. Respectively.
도 6 (a) ∼ (g)들은 행 활성 상태에서 도 4에 도시된 장치의 각 부의 파형도들로서, 도 6 (a)는 외부 클럭 신호의 파형도를 나타내고, 도 6 (b)는 외부 행 어드레스(ACT)의 파형도를 나타내고, 도 6 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 6 (d)는 인버터(166)로부터 출력되는 신호(ΦRASP)의 파형도를 나타내고, 도 6 (e)는 래치된 어드레스(ΦMRAi)의 파형도를 나타내고, 도 6 (f)는 행 활성 명령(ΦPRAR)의 파형도를 나타내고, 도 6 (g)는 내부 행 어드레스(ΦRAi)의 파형도를 각각 나타낸다. 6 (a) to (g) are waveform diagrams of respective parts of the apparatus shown in FIG. 4 in a row active state, and FIG. 6 (a) shows a waveform diagram of an external clock signal, and FIG. 6 (b) shows an external row. 6 (c) shows the waveform diagram of the internal clock signal .phi.CLK. FIG. 6 (d) shows the waveform diagram of the signal .phi.RASP output from the inverter 166. FIG. 6 (e) shows a waveform diagram of the latched address? MRAi, FIG. 6 (f) shows a waveform diagram of the row activation command? PRAR, and FIG. 6 (g) shows a waveform diagram of the internal row address? RAi. Each waveform diagram is shown.
도 4에 도시된 어드레스 버퍼(100)는 전술한 어드레스 핀을 통해 외부로부터 입력단자 IN을 통해 입력한 도 5 (b) 및 도 6 (b)에 각각 도시된 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하고, 버퍼링한 신호를 신호 전송부(102)로 출력한다. 인버터(140)와 전송 게이트(142)로 구현될 수 있는 신호 전송부(102)는 어드레스 버퍼(100)에서 버퍼링된 어드레스를 도 5 (c) 및 도 6 (c)에 도시된 내부 클럭 신호(ΦCLK)에 응답하여 래치(104)로 출력한다. 인버터들(144 및 146)로 구성되는 래치(104)는 신호 전송부(102)에서 전송된 신호를 래치하고, 래치된 신호를 신호 전송부(106)로 출력한다. The address buffer 100 shown in FIG. 4 is an external row address or external mode register set shown in FIGS. 5 (b) and 6 (b) respectively inputted from the outside through the input terminal IN through the above-described address pin ( MRS) addresses the buffer and outputs the buffered signal to the signal transmission unit 102. The signal transmission unit 102, which may be implemented by the inverter 140 and the transmission gate 142, uses the internal clock signal illustrated in FIGS. 5 (c) and 6 (c) as an address buffered in the address buffer 100. Output to latch 104 in response to? CLK). A latch 104 composed of inverters 144 and 146 latches a signal transmitted from the signal transmitter 102 and outputs the latched signal to the signal transmitter 106.
인버터(148) 및 전송 게이트(150)으로 구성된 신호 전송부(106)는 제1 래치(104)에 래치된 어드레스를 제어 신호 발생부(110)로부터 출력되는 제어 신호에 응답하여 제2 래치(108)로 출력한다. 인버터들(152 및 154)로 구성된 제2 래치(108)는 제2 신호 전송부(106)로부터 전송된 어드레스를 입력하여 래치하고, 래치된 도 5 (e) 또는 도 6 (e)에 도시된 어드레스(ΦMRAi)를 신호 전송부들(112, 116, ... 및 120)로 출력한다. The signal transmitter 106 composed of the inverter 148 and the transmission gate 150 has a second latch 108 in response to a control signal output from the control signal generator 110 with the address latched in the first latch 104. ) The second latch 108 composed of inverters 152 and 154 inputs and latches an address transmitted from the second signal transmitter 106, and is shown in FIG. 5 (e) or 6 (e) latched. The address? MRAi is output to the signal transmitters 112, 116, ..., and 120.
여기서, 제어 신호 발생부(110)는 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태일 때만 인에이블되는 제어 신호를 발생하여 신호 전송부(106)를 제어하기 위해, 반전 배타적 논리합(NXOR) 게이트(160), 인버터들(162 및 166), NAND 게이트들(164 및 168)로 구성된다. 여기서, NXOR 게이트(160)는 열 어드레스 신호(ΦCAS) 및 기입 인에이블 신호(ΦWE)를 배타적 반전 논리합하여 출력하고, NAND 게이트(164)는 인버터(162)를 통해 반전된 행 어드레스 신호(ΦRAS)와 내부 클럭 신호(ΦCLK)를 반전 논리곱하여 출력한다. 여기서, 인버터(166)로부터 출력되는 도 5 (d) 또는 도 6 (d)에 도시된 신호(ΦRASP)는 MRS 상태 또는 행 활성 상태에서만 인에이블되는 신호이다. 인버터(166)에서 반전된 NAND 게이트(164)의 출력과 내부 클럭 신호(ΦCLK)는 NAND 게이트(168)에서 반전 논리곱되어 제어 신호로서 출력된다. Here, the control signal generator 110 generates a control signal that is enabled only when the synchronous semiconductor memory device is in an MRS state or a row active state to control the signal transmitter 106. 160, inverters 162 and 166, and NAND gates 164 and 168. Here, the NXOR gate 160 outputs an exclusive inverted OR of the column address signal Φ CAS and the write enable signal ΦWE, and the NAND gate 164 is the inverted row address signal ΦRAS through the inverter 162. And the internal clock signal Φ CLK are inversely ANDed and output. Here, the signal? RASP shown in FIG. 5 (d) or FIG. 6 (d) output from the inverter 166 is a signal enabled only in the MRS state or the row active state. The output of the NAND gate 164 inverted by the inverter 166 and the internal clock signal .phi.CLK are inverted-OR multiplied by the NAND gate 168 and output as a control signal.
예를 들어, 행 활성 상태에서는 ΦRAS신호가 "저" 논리 레벨이고 ΦCAS 및 ΦWE는 "고" 논리 레벨이 되고, MRS 상태에서는 ΦRAS, ΦCAS 및 ΦWE 신호들이 모두 "저" 논리 레벨이라면, 도 6 (d) 또는 도 5 (d)에 도시된 바와 같이 "고" 논리 레벨의 신호(ΦRASP)가 발생된다. 그러므로, MRS 상태 또는 행 활성 상태에서는 도 5 (c) 또는 도 6 (c)에 도시된 내부 클럭 신호(ΦCLK)에 응답하여 신호 전송부(106)는 어드레스를 래치(108)로 전송한다. 결국, 도 4에 도시된 장치는 MRS 상태에서 도 5 (d)에 도시된 신호(ΦRASP)가 인에이블될 때에만 도 5 (b)에 도시된 외부 MRS 어드레스(MRS)를 받아들이고, 행 활성 상태에서 도 6 (d)에 도시된 신호(ΦRASP)가 인에이블될 때에만 도 6 (b)에 도시된 외부 행 어드레스(ACT)를 받아들인다. For example, if the ΦRAS signal is at the "low" logic level in the row active state and the ΦCAS and ΦWE are at the "high" logic level, and the ΦRAS, ΦCAS and ΦWE signals are all at the "low" logic level in the MRS state, FIG. d) or a signal ΦRASP of a "high" logic level is generated as shown in FIG. 5 (d). Therefore, in the MRS state or the row active state, the signal transmitter 106 transmits the address to the latch 108 in response to the internal clock signal .phi.CLK shown in FIG. 5 (c) or 6 (c). As a result, the device shown in FIG. 4 accepts the external MRS address MRS shown in FIG. 5 (b) only when the signal ΦRASP shown in FIG. 5 (d) is enabled in the MRS state, and in a row active state. Accepts the external row address ACT shown in FIG. 6 (b) only when the signal ΦRASP shown in FIG. 6 (d) is enabled.
한편, 인버터(170 및 172)로 구성된 신호 전송부(112)는 제2 래치(108)에 래치된 도 5 (e) 또는 도 6 (e)에 도시된 어드레스(ΦMRAi)를 도 5 (f)에 도시된 MRS 명령(ΦMRS)에 응답하여 래치(114)로 전송하고, 인버터들(190 및 192)로 구성된 래치(114)는 신호 전송부(112)로부터 전송되는 어드레스를 도 5 (g)에 도시된 내부 MRS 어드레스(ΦMDSTi)로서 출력한다. 또한, BL 및 CL 신호 발생부(124)는 도 5 (g)에 도시된 내부 MRS 어드레스(ΦMDSTi)를 입력하여 버스트 길이 및 컬럼 어드레스 스트로브 래이턴시 신호를 발생하는 역할을 한다. On the other hand, the signal transmission unit 112 composed of the inverters 170 and 172 has the address? MRAi shown in Fig. 5 (e) or 6 (e) latched in the second latch 108, Fig. 5 (f). In response to the MRS command Φ MRS shown in FIG. 5, the latch 114 composed of inverters 190 and 192 transmits an address transmitted from the signal transmitter 112 to FIG. 5G. It outputs as the internal MRS address (phi MDSTi) shown. In addition, the BL and CL signal generators 124 generate the burst length and column address strobe latency signals by inputting the internal MRS address? MDSTi shown in FIG.
신호 전송부들(116, ... 및 120), 래치들(118, ... 및 122) 및 제1 ∼ 제i 로우(row)디코더들(126, ... 및 128)은 도 6 (g)에 도시된 내부 행 어드레스(ΦRAi)를 발생하는 역할을 한다. 즉, 인버터(174) 및 전송 게이트(176)로 구성되는 신호 전송부(116)는 도 6 (f)에 도시된 행 활성 명령(ΦPRAR)에 응답하여 어드레스(ΦMRAi)를 래치(118)로 전송한다. 인버터들(194 및 196)로 구성된 래치(118)는 신호 전송부(116)로부터 전송된 어드레스를 래치하고, 래치된 어드레스를 도 6 (g)에 도시된 뱅크 0에 해당하는 내부 행 어드레스[ΦRAi(bank0)]로서 제1 로우 디코더(126)로 출력한다. 제1 로우 디코더(126)는 입력한 내부 행 어드레스(ΦRAi)를 디코딩하는 역할을 한다. 마찬가지의 동작에 의해, 내부 행 어드레스들[RAi(bank1), .... RAi(banki)]이 각 래치들(118, ... 122)로부터 출력된다. Signal transmitters 116, ..., and 120, latches 118, ..., and 122 and the first through i-th row decoders 126, ..., and 128 are shown in FIG. It generates the internal row address Φ RAI shown in FIG. That is, the signal transmission unit 116 composed of the inverter 174 and the transmission gate 176 transmits the address Φ MRAi to the latch 118 in response to the row activation command Φ PRAR shown in FIG. 6 (f). do. A latch 118 composed of inverters 194 and 196 latches an address transmitted from the signal transmission unit 116, and the latched address is an internal row address [ΦRAi corresponding to bank 0 shown in Fig. 6G). (bank0)] to the first row decoder 126. The first row decoder 126 decodes the input internal row address Φ RAi. By the same operation, internal row addresses RAI (bank1), ... RAi (banki) are output from the respective latches 118, ... 122.
도 4에 도시된 본 발명에 의한 장치는 MRS 상태 또는 행 활성 상태에서 외부로부터 입력된 어드레스를 래치한다. 그러나, 이와 같이 래치할 경우, 행 활성 상태에서 불필요하게 MRS 어드레스가 입력되어 래치될 수도 있다. 그러므로, MRS 상태에서만 MRS 어드레스가 래치될 수 있도록 하기 위해 도 4에 도시된 장치는 다음과 같이 변형될 수 있다. The apparatus according to the present invention shown in Fig. 4 latches an address input from the outside in an MRS state or a row active state. However, when latching in this manner, an MRS address may be unnecessarily input and latched in a row active state. Therefore, in order to allow the MRS address to be latched only in the MRS state, the apparatus shown in FIG. 4 may be modified as follows.
도 7은 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치의 다른 일실시예의 회로도로서, 어드레스 버퍼(300), 제1 신호 전송 수단(302), 제2 신호 전송 수단(306), 제1 래치(304), 제2 래치(308), 래치(314), 제어 신호 발생 수단(310), 제1 어드레스 발생 수단(312), BL 및 CL 신호 발생부(316) 및 제2 어드레스 발생 수단(318)로 구성된다. FIG. 7 is a circuit diagram of another embodiment of an address latch device for a synchronous semiconductor memory device according to the present invention, which includes an address buffer 300, a first signal transmission means 302, a second signal transmission means 306, and a first embodiment. The latch 304, the second latch 308, the latch 314, the control signal generator 310, the first address generator 312, the BL and CL signal generator 316 and the second address generator ( 318).
도 8 (a) ∼ (g)들은 MRS 상태에서 도 7에 도시된 장치의 각 부의 파형도들로서, 도 8 (a)는 외부 클럭 신호의 파형도를 나타내고, 도 8 (b)는 MRS 어드레스(MRS)의 파형도를 나타내고, 도 8 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 8 (d)는 인버터(368)로부터 출력되는 신호(ΦMRSP)의 파형도를 나타내고, 도 8 (e)는 래치된 어드레스(ΦMRAi)의 파형도를 나타내고, 도 8 (f)는 MRS 명령(ΦMRS)의 파형도를 나타내고, 도 8 (g)는 내부 MRS 어드레스(ΦMDSTi)의 파형도를 각각 나타낸다.8A to 8G are waveform diagrams of respective parts of the apparatus shown in FIG. 7 in an MRS state, in which FIG. 8A shows a waveform diagram of an external clock signal, and FIG. 8B shows an MRS address ( 8 (c) shows a waveform diagram of the internal clock signal .phi.CLK. FIG. 8 (d) shows a waveform diagram of the signal .phi.MRSP output from the inverter 368. 8 (e) shows a waveform diagram of the latched address? MRAi, FIG. 8 (f) shows a waveform diagram of the MRS command? MRS, and FIG. 8 (g) shows a waveform diagram of the internal MRS address? MDSTi. Represent each.
도 7에 도시된 어드레스 버퍼(300)는 전술한 어드레스 핀을 통해 외부로부터 입력단자 IN을 통해 입력한 외부 행 어드레스 또는 도 8 (b)에 도시된 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하고, 버퍼링한 신호를 제1 신호 전송 수단(302)로 출력한다. 인버터(330)와 전송 게이트(332)로 구현될 수 있는 제1 신호 전송 수단(302)는 어드레스 버퍼(300)에서 버퍼링된 어드레스를 도 8 (c)에 도시된 내부 클럭 신호(ΦCLK)에 응답하여 제1 래치(304)로 출력한다. 인버터들(334 및 336)로 구성되는 제1 래치(304)는 제1 신호 전송 수단(302)에서 전송된 신호를 래치하고, 래치된 신호를 제2 신호 전송 수단(306)로 출력한다. The address buffer 300 shown in FIG. 7 buffers an external row address inputted from the outside through the input terminal IN through the above-described address pin or an external mode register set (MRS) address shown in FIG. 8 (b), The buffered signal is output to the first signal transmission means 302. The first signal transmission means 302, which may be implemented by the inverter 330 and the transmission gate 332, responds to the internal clock signal ΦCLK shown in FIG. 8C by the address buffered in the address buffer 300. To be output to the first latch 304. The first latch 304 composed of inverters 334 and 336 latches the signal transmitted from the first signal transmission means 302 and outputs the latched signal to the second signal transmission means 306.
인버터(338) 및 전송 게이트(340)으로 구성된 제2 신호 전송 수단(306)는 제1 래치(304)에 래치된 어드레스를 제어 신호 발생 수단(310)로부터 출력되는 제어 신호에 응답하여 제2 래치(308)로 출력한다. 인버터들(342 및 344)로 구성된 제2 래치(308)는 제2 신호 전송 수단(306)로부터 전송된 어드레스를 입력하여 래치하고, 래치된 도 8 (e)에 도시된 어드레스(ΦMRAi)를 제1 어드레스 발생 수단(312)로 출력한다. The second signal transmission means 306 composed of the inverter 338 and the transmission gate 340 has a second latch in response to a control signal output from the control signal generation means 310 with the address latched in the first latch 304. Output to (308). The second latch 308 composed of inverters 342 and 344 inputs and latches an address transmitted from the second signal transmission means 306, and removes the address? MRAi shown in FIG. 8E. 1 is output to the address generating means 312.
여기서, 제어 신호 발생 수단(310)는 동기식 반도체 기억 장치가 MRS 상태일 때만 인에이블되는 제어 신호를 발생하여 제2 신호 전송 수단(306)를 제어하기 위해, 인버터들(360, 362 및 364), NAND 게이트(366) 및 인버터(368)로 구성된다. 여기서, NAND 게이트(366)는 인버터들(360, 362 및 364)에서 각각 반전된 행 어드레스 신호(ΦRAS), 열 어드레스 신호(ΦCAS) 및 기입 인에이블 신호(ΦWE)와, 도 8 (c)에 도시된 내부 클럭 신호(ΦCLK)를 반전 논리곱하여 출력한다. 인버터(368)에서 반전된 도 8 (d)에 도시된 NAND 게이트(366)의 출력(ΦMRSP)과 도 8 (c)에 도시된 내부 클럭 신호(ΦCLK)는 NAND 게이트(370)에서 반전 논리곱되어 제2 신호 전송 수단(306)를 제어하기 위한 제어 신호로서 출력된다. Here, the control signal generating means 310 generates the control signal enabled only when the synchronous semiconductor memory device is in the MRS state to control the second signal transmission means 306, the inverters 360, 362 and 364, It consists of a NAND gate 366 and an inverter 368. Here, the NAND gate 366 is shown in the row address signal (ΦRAS), the column address signal (ΦCAS) and the write enable signal (ΦWE) inverted in the inverters 360, 362, and 364, respectively, and FIG. 8 (c). The internal clock signal? CLK shown is inversely ANDed and output. The output ΦMRSP of the NAND gate 366 shown in FIG. 8 (d) and the internal clock signal ΦCLK shown in FIG. 8 (c) are inverted AND in the NAND gate 370. And output as a control signal for controlling the second signal transmission means 306.
한편, 인버터(346 및 348)로 구성된 제1 어드레스 발생 수단(312)은 제2 래치(308)에서 래치된 도 8 (e)에 도시된 어드레스(ΦMRAi)를 도 8 (f)에 도시된 MRS 명령(ΦMRS)에 응답하여 래치(314)로 전송한다. 인버터들(350 및 352)로 구성된 래치(314)는 제1 어드레스 발생 수단(312)로부터 전송되는 어드레스를 도 8 (g)에 도시된 내부 MRS 어드레스(ΦMDSTi)로서 출력한다. 또한, BL 및 CL 신호 발생부(316)는 도 4에 도시된 BL 및 CL 신호 발생부(124)와 마찬가지로 도 8 (g)에 도시된 내부 MRS 어드레스(ΦMDSTi)를 입력하여 버스트 길이 신호 및 컬럼 어드레스 스트로브 래이턴시 신호를 발생하는 역할을 한다. On the other hand, the first address generating means 312 composed of inverters 346 and 348 uses the MRS shown in FIG. 8 (f) as the address? MRAi shown in FIG. 8 (e) latched by the second latch 308. Transmit to latch 314 in response to command .phi.MRS. The latch 314 composed of inverters 350 and 352 outputs the address transmitted from the first address generating means 312 as the internal MRS address? MDSTi shown in Fig. 8G. In addition, the BL and CL signal generator 316 inputs an internal MRS address Φ MDSTi shown in FIG. 8 (g) similarly to the BL and CL signal generator 124 shown in FIG. It serves to generate an address strobe latency signal.
도 7에 도시된 제2 어드레스 발생 수단(318)는 제1 래치(304)에서 래치된 어드레스로부터 행 어드레스를 분리하여 입력 후, 래치하고 래치된 어드레스를 내부 행 어드레스로서 출력한다. The second address generating means 318 shown in Fig. 7 separates and inputs a row address from the address latched in the first latch 304, and then latches and outputs the latched address as an internal row address.
이하, 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법들을 첨부한 도면들을 참조하여 다음과 같이 설명한다. Hereinafter, address latch methods for a synchronous semiconductor memory device according to the present invention will be described with reference to the accompanying drawings.
도 9는 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 설명하기 위한 일실시예의 플로우차트로서, 내부 클럭 신호에 따라 어드레스를 외부로부터 래치하는 단계(제400 ∼ 제404 단계), 동기식 기억 장치의 상태에 따라 어드레스를 전송하여 래치하는 단계(제406 ∼ 제414단계) 및 래치된 어드레스를 명령에 따라 해당 어드레스로서 발생하는 단계(제416단계)로 이루어진다. 9 is a flowchart of an embodiment for explaining an address latching method for a synchronous semiconductor memory device according to the present invention, in which steps of latching an address from the outside (steps 400 to 404) according to an internal clock signal are performed. Transmitting and latching addresses (steps 406 to 414) in accordance with the state of the apparatus, and generating latched addresses as corresponding addresses (step 416) according to the command.
도 9을 참조하면, 외부로부터 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버퍼링한다(제400단계). 제400단계후에, 버퍼링된 외부 행 어드레스 또는 외부 MRS 어드레스를 내부 클럭 신호에 상응하여 전송한다(제402단계). 제402단계후에, 전송된 어드레스를 래치한다(제404단계). 제404단계후에, 동기식 반도체 기억 장치가 MRS 상태인가를 판단한다(제406단계).Referring to FIG. 9, an external row address or an external mode register set (MRS) address is input and buffered from the outside (operation 400). After operation 400, the buffered external row address or the external MRS address is transmitted in correspondence with the internal clock signal (operation 402). After step 402, the transmitted address is latched (step 404). After step 404, it is determined whether the synchronous semiconductor memory device is in the MRS state (step 406).
만일, 동기식 반도체 기억 장치가 MRS 상태가 아니면, 행 활성 상태인가를 판단한다(제408단계). 동기식 반도체 기억 장치가 행 활성 상태가 아니면, 제404단계에서 래치된 어드레스를 전송하지 않는다. 즉, 외부로부터 입력되어 래치된 외부 행 또는 외부 MRS 어드레스가 다시 래치되지 않도록 전송하지 않는다(제410단계). If the synchronous semiconductor memory device is not in the MRS state, it is determined whether it is in a row active state (step 408). If the synchronous semiconductor memory device is not in the row active state, the address latched in step 404 is not transmitted. That is, an external row or an external MRS address input and latched from the outside is not transmitted so as not to be latched again (step 410).
그러나, 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태이면, 제404단계에서 래치된 어드레스를 전송한다(제412단계). 제410 또는 제412단계후에, 제412단계에서 전송된 어드레스를 다시 래치한다(제414단계). 제414단계에서 래치된 어드레스를 MRS 명령 및 행 활성 명령에 상응하여 전술한 바와 같이, 내부 MRS 어드레스 및 내부 행 어드레스로서 발생한다(제416단계). However, if the synchronous semiconductor memory device is in the MRS state or the row active state, the address latched in step 404 is transmitted (step 412). After step 410 or step 412, the address transmitted in step 412 is latched again (step 414). The address latched in step 414 is generated as an internal MRS address and an internal row address as described above in correspondence with the MRS command and the row activation command (step 416).
도 10은 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 설명하기 위한 다른 실시예의 플로우차트로서, 내부 클럭 신호에 따라 어드레스를 외부로부터 래치하는 단계(제500 ∼ 제504 단계), 동기식 기억 장치가 MRS 상태인가에 따라 어드레스를 전송하여 래치하는 단계(제506 ∼ 제512단계) 및 래치된 어드레스를 MRS 명령에 따라 내부 MRS 어드레스로서 발생하는 단계(제514단계)로 이루어진다.Fig. 10 is a flowchart of another embodiment for explaining an address latching method for a synchronous semiconductor memory device according to the present invention, in which steps of latching an address from the outside (steps 500 to 504) in accordance with an internal clock signal are performed. Transmitting and latching an address depending on whether the device is in an MRS state (steps 506 to 512) and generating a latched address as an internal MRS address according to an MRS command (step 514).
도 10을 참조하면, 외부로부터 입력한 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링한다(제500단계). 제500단계후에, 버퍼링된 어드레스를 내부 클럭 신호에 상응하여 전송한다(제502단계). 제502단계에서 전송된 어드레스를 래치한다(제504단계). 제504단계후에, 동기식 반도체 기억 장치가 MRS 상태인가를 판단한다(제506단계). 만일, 동기식 반도체 기억 장치가 MRS 상태이면, 제504단계에서 래치된 어드레스를 전송한다(제510단계). 그러나, 동기식 반도체 기억 장치가 MRS 상태가 이니면, 제504단계에서 래치된 어드레스를 전송하지 않는다(제508단계). 즉, 외부로부터 입력되어 일단 래치된 어드레스가 다시 래치되지 않도록 하기 위해서 어드레스를 전송하지 않는 것이다. Referring to FIG. 10, an external row address or an external mode register set (MRS) address input from the outside is buffered (operation 500). After operation 500, the buffered address is transmitted corresponding to the internal clock signal (operation 502). The address transmitted in step 502 is latched (step 504). After step 504, it is determined whether the synchronous semiconductor memory device is in the MRS state (step 506). If the synchronous semiconductor memory device is in the MRS state, the address latched in step 504 is transmitted (step 510). However, if the synchronous semiconductor memory device is in the MRS state, the address latched in step 504 is not transmitted (step 508). In other words, the address is not transmitted in order to prevent the latched address from being input from the outside.
제510 단계후에 제510단계에서 전송된 어드레스를 래치한다(제512단계). 제512단계에서 래치된 어드레스를 MRS 명령에 상응하여 내부 MRS 어드레스로서 발생한다. After operation 510, the address transmitted in operation 510 is latched (operation 512). The latched address in step 512 is generated as an internal MRS address corresponding to the MRS command.
이상에서 설명한 바와 같이, 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치 및 방법은 외부로부터 입력되는 MRS 어드레스 또는 행 어드레스들을 동기식 반도체 기억 장치가 MRS 상태 또는 행 활성 상태일 때만 래치하기 때문에 불필요한 전류 소모가 줄어드는 효과가 있다. As described above, the address latching apparatus and method for the synchronous semiconductor memory device according to the present invention do not need unnecessary current because they latch MRS addresses or row addresses input from the outside only when the synchronous semiconductor memory device is in the MRS state or the row active state. It has the effect of reducing consumption.
도 1은 종래의 어드레스 래치 장치의 회로도이다.1 is a circuit diagram of a conventional address latch device.
도 2 (a) ∼ (f)들은 MRS 상태에서 도 1에 도시된 장치의 각 부의 파형도들이다.2 (a) to 2 (f) are waveform diagrams of respective parts of the apparatus shown in FIG. 1 in the MRS state.
도 3 (a) ∼ (f)들은 행 활성 상태에서 도 1에 도시된 장치의 각 부의 파형도들이다.3 (a) to 3 (f) are waveform diagrams of respective parts of the apparatus shown in FIG. 1 in a row active state.
도 4는 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치의 바람직한 일실시예의 회로도이다.4 is a circuit diagram of one preferred embodiment of an address latch device for a synchronous semiconductor memory device according to the present invention.
도 5 (a) ∼ (g)들은 MRS 상태에서 도 4에 도시된 장치의 각 부의 파형도들이다.5A to 5G are waveform diagrams of respective parts of the apparatus shown in FIG. 4 in an MRS state.
도 6 (a) ∼ (g)들은 행 활성 상태에서 도 4에 도시된 장치의 각 부의 파형도들이다.6A to 6G are waveform diagrams of respective parts of the apparatus shown in FIG. 4 in a row active state.
도 7은 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치의 다른 일실시예의 회로도이다.7 is a circuit diagram of another embodiment of an address latch device for a synchronous semiconductor memory device according to the present invention.
도 8 (a) ∼ (g)들은 MRS 상태에서 도 7에 도시된 장치의 각 부의 파형도들이다.8A to 8G are waveform diagrams of respective parts of the apparatus shown in FIG. 7 in an MRS state.
도 9는 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 설명하기 위한 일실시예의 플로우차트이다.9 is a flowchart of an embodiment for explaining an address latch method for a synchronous semiconductor memory device according to the present invention.
도 10은 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 설명하기 위한 다른 실시예의 플로우차트이다.Fig. 10 is a flowchart of another embodiment for explaining an address latching method for a synchronous semiconductor memory device according to the present invention.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980008800A KR100510458B1 (en) | 1998-03-16 | 1998-03-16 | Apparatus and method for latching address for synchronous semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980008800A KR100510458B1 (en) | 1998-03-16 | 1998-03-16 | Apparatus and method for latching address for synchronous semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990074904A KR19990074904A (en) | 1999-10-05 |
| KR100510458B1 true KR100510458B1 (en) | 2005-10-24 |
Family
ID=37305617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980008800A KR100510458B1 (en) | 1998-03-16 | 1998-03-16 | Apparatus and method for latching address for synchronous semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100510458B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354873B1 (en) * | 1999-12-28 | 2002-10-05 | 주식회사 하이닉스반도체 | Mode register setting controller |
| KR100493028B1 (en) * | 2002-10-21 | 2005-06-07 | 삼성전자주식회사 | Circuit and method of generating mode register set(MRS) code in semiconductor memory device |
| KR100641937B1 (en) | 2004-11-15 | 2006-11-02 | 주식회사 하이닉스반도체 | Synchronous semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960012012A (en) * | 1994-09-30 | 1996-04-20 | 가네꼬 히사시 | Synchronous Semiconductor Memory |
| KR960012013A (en) * | 1994-09-30 | 1996-04-20 | 가네꼬 히사시 | Synchronous Semiconductor Memory |
| KR19990006007A (en) * | 1997-06-30 | 1999-01-25 | 김영환 | Synchronous storage |
-
1998
- 1998-03-16 KR KR1019980008800A patent/KR100510458B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960012012A (en) * | 1994-09-30 | 1996-04-20 | 가네꼬 히사시 | Synchronous Semiconductor Memory |
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| KR19990006007A (en) * | 1997-06-30 | 1999-01-25 | 김영환 | Synchronous storage |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990074904A (en) | 1999-10-05 |
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