JPH09251774A - Semiconductor storage device - Google Patents

Semiconductor storage device

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JPH09251774A
JPH09251774A JP8885196A JP8885196A JPH09251774A JP H09251774 A JPH09251774 A JP H09251774A JP 8885196 A JP8885196 A JP 8885196A JP 8885196 A JP8885196 A JP 8885196A JP H09251774 A JPH09251774 A JP H09251774A
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JP
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latch
stage
latency
signal
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Application number
JP8885196A
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Japanese (ja)
Inventor
Tsuratoki Ooishi
Toshinori Taruishi
敏伯 垂石
貫時 大石
Original Assignee
Hitachi Device Eng Co Ltd
Hitachi Ltd
日立デバイスエンジニアリング株式会社
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To improve operation margin of a synchronous DRAM having latency mode and the like and to stabilize its operation without sacrificing an access time in reading mode of latency.
SOLUTION: In a synchronous DRAM and the like provided with output latches OL10-OL1F and OL20-OL2F having latency mode which can selectively specify the number of delay cycles and two stages structure coupled in series, first stage output latches OL10-OL1F are operated, a second stage output latches OL20-OL2F are through-operated, while generation timing of an output latch control signal OL1 supplied to the first stage output latch is switched for each latency. Thereby, fixing generation timing of an output latch control signal OL2 supplied to the second stage output latch 0L20-OL2F to the shortest state, generation timing of an output latch control signal OL1 supplied to the first stage output latch OL10-OL1F is optimized in accordance with the number of delay cycles.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は半導体記憶装置に関し、例えば、レイテンシーモードを有するシンクロナスDRAM(ダイナミック型ランダムアクセスメモリ) BACKGROUND OF THE INVENTION The present invention relates to a semiconductor memory device, for example, a synchronous DRAM having a latency mode (dynamic random access memory)
ならびにその動作の安定化に利用して特に有効な技術に関するものである。 And to a particularly effective technique utilized to stabilize its operation.

【0002】 [0002]

【従来の技術】所定のクロック信号に従って同期動作するいわゆるシンクロナスDRAMがある。 There are so-called synchronous DRAM operating synchronously in accordance BACKGROUND ART predetermined clock signal. シンクロナスDRAMの中には、リード(読み出し)コマンドの入力に際してカラムアドレスストローブ信号が有効レベルとされてから最初の読み出しデータが出力されるまでの時間を例えばクロック信号の1ないし3サイクル分だけ選択的に遅延できるいわゆるレイテンシーモードを有するものが多い。 Some synchronous DRAM, select only 1-3 cycles of read (read) time, for example, the clock signal to the first read data column address strobe signal when the input command from being effective level is outputted many of them have a so-called latency mode to be delayed.

【0003】 [0003]

【発明が解決しようとする課題】本願発明者等は、この発明に先立ってレイテンシーモードを有するシンクロナスDRAMを開発し、そのデータ入出力回路に直列結合される2個の出力ラッチを設けこれらの出力ラッチの動作形態を選択的に切り換えることでレイテンシーモードの遅延サイクル数を選択的に切り換える方法を採っている。 The present inventors have [0005] has developed a synchronous DRAM having a latency mode prior to the present invention, two output latches provided in these serially coupled to the data input-output circuit adopts a method of selectively switching the number of delay cycles of latency mode selectively switched that the operation mode of the output latch. すなわち、カラムアドレスストローブ信号からの遅延サイクル数を1とするいわゆるレイテンシー1の読み出しモードの場合、2個の出力ラッチがともに定常的にスルー状態とされていわゆるスルー動作され、メインアンプから出力される読み出しデータはそのまま2個の出力ラッチを通過する。 That is, in the case of the so-called latency first read mode to 1 the number of delay cycles from the column address strobe signal, two output latch is being called through operation both set steadily through state, output from the main amplifier read data is passed directly two output latches. 一方、カラムアドレスストローブ信号からの遅延サイクル数を2とするレイテンシー2の読み出しモードの場合、第1段出力ラッチはスルー動作されるが、第2段出力ラッチは対応する出力ラッチ制御信号に従ってラッチ動作され、読み出しデータは合計2 On the other hand, if the read mode latency 2 delay cycle number and 2 from the column address strobe signal, the first-stage output latch is through operation, the second-stage output latch latching operation according to the corresponding output latch control signal is, the read data is a total of 2
サイクル分だけ遅延される。 It is delayed by cycles. さらに、カラムアドレスストローブ信号からの遅延サイクル数を3とするレイテンシー3の読み出しモードでは、2個の出力ラッチがともにラッチ動作され、読み出しデータは合計3サイクル分だけ遅延される。 Furthermore, in the read mode latency 3, 3 a number of delay cycles from the column address strobe signal, two output latches are both latch operation, the read data is delayed by a total of three cycles.

【0004】ところが、本願発明者等は上記シンクロナスDRAMのさらなる高速化を図ろうとして次のような問題点に直面した。 [0004] However, the present inventors have faced the following problems as attempt is made to further speed-up of the synchronous DRAM. すなわち、上記シンクロナスDRA That is, the synchronous DRA
Mでは、前述のように、レイテンシー2及び3においてデータ入出力回路に設けられる第1段及び第2段出力ラッチがともにラッチ動作され、その動作が共通の出力ラッチ制御信号によって制御される。 In M, as described above, the first and second stage output latch provided to the data input-output circuit in the latency 2 and 3 are both latching operation, its operation is controlled by the common output latch control signal. 一方、クロック信号の周波数が最も高いレイテンシー3の読み出しモードにおいて、シンクロナスDRAMのクロック信号に対するアクセスタイムは、第2段出力ラッチの動作つまりはこれを制御する出力ラッチ制御信号の生成タイミングによって律則されるため、この出力ラッチ制御信号の生成タイミングはレイテンシーに関係なく固定的にしかもその遅延時間が最小となるべく最短の経路で形成される必要がある。 On the other hand, in the read mode of the highest latency 3 the frequency of the clock signal, the access time for a synchronous DRAM clock signal is tempered law by the generation timing of the operation, that the second stage output latch output latch control signal for controlling the since the generation timing of the output latch control signal must fixedly addition to the delay time regardless of latency are formed as much as possible the shortest path to the minimum. しかし、この出力ラッチ制御信号の生成タイミングは、クロック信号の周波数が中間値となるレイテンシー2の読み出しモードからみると必ずしも最適とは言えず、場合によっては第2段出力ラッチによる読み出しデータの取り込みが不安定となり、シンクロナスDRA However, the generation timing of the output latch control signal is not always optimal when the frequency of the clock signal is viewed from the read mode latency 2 is an intermediate value, in some cases incorporation of the read data by the second-stage output latch It becomes unstable, synchronous DRA
Mの動作マージンが低下する。 Operating margin of M is reduced. また、これに対処するため、出力ラッチ制御信号の生成タイミングをレイテンシーごとに切り換えようとした場合、タイミング発生回路の関連回路の論理段数が増え、レイテンシー3の読み出しモードにおけるシンクロナスDRAMのアクセスタイムが犠牲となる。 Further, in order to cope with this, when the attempts to switch the generation timing of the output latch control signal for each latency, increasing the number of logic stages associated circuitry of the timing generator, the access time of the synchronous DRAM in the read mode of latency 3 the victim.

【0005】この発明の目的は、そのレイテンシー3の読み出しモードにおけるアクセスタイムを犠牲にすることなく、レイテンシーモードを有するシンクロナスDR An object of the invention, without sacrificing access time in the read mode of the latency 3, synchronous DR with latency mode
AM等の動作マージンを高め、その動作を安定化することにある。 Increase the operating margin of AM or the like, to stabilize the operation.

【0006】この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。 [0006] The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings of this specification.

【0007】 [0007]

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application Means for Solving the Problems], it is as follows. すなわち、カラムアドレスストローブ信号が有効レベルとされてから最初の読み出しデータが出力されるまでの時間を例えばクロック信号の1ないし3 That is, to 1 time, for example, the clock signal to the first read data from being a column address strobe signal is valid level is output 3
サイクル分だけ選択的に遅延しうるレイテンシーモードを有し、直列結合された2段構造の出力ラッチを備えるシンクロナスDRAM等において、レイテンシー2の読み出しモードで第1段出力ラッチをラッチ動作させ、第2段出力ラッチをスルー動作させるとともに、第1段出力ラッチに供給される出力ラッチ制御信号の生成タイミングをレイテンシーごとに切り換える。 Has a latency mode capable of selectively delaying cycles, the synchronous DRAM or the like having an output latch of the two-stage structure coupled in series, a first stage output latch by a latch operation in read mode latency 2, the the two-stage output latch causes the through operation switches generation timing of the output latch control signal supplied to the first stage output latch for each latency.

【0008】上記した手段によれば、第2段出力ラッチに供給される出力ラッチ制御信号の生成タイミングを最短の状態で固定化しつつ、第1段出力ラッチに供給される出力ラッチ制御信号の生成タイミングを遅延サイクル数に応じて最適化することができる。 According to the above means, while fixing the timing of generating the output latch control signal supplied to the second stage output latch in the shortest state, generation of the output latch control signal supplied to the first stage output latch it can be optimized in accordance with the timing of the number of delay cycles. この結果、そのレイテンシー3の読み出しモードにおけるアクセスタイムを犠牲にすることなく、レイテンシーモードを有するシンクロナスDRAM等の動作マージンを高め、その動作を安定化することができる。 As a result, without sacrificing access time in the read mode of the latency 3, increase the operation margin, such as a synchronous DRAM having a latency mode, it is possible to stabilize the operation.

【0009】 [0009]

【発明の実施の形態】図1には、この発明が適用されたシンクロナスDRAM(半導体記憶装置)の一実施例のブロック図が示されている。 DETAILED DESCRIPTION OF THE INVENTION Figure 1 is a block diagram showing one embodiment of a synchronous DRAM to which the invention is applied (a semiconductor memory device) is illustrated. 同図をもとに、まずこの実施例のシンクロナスDRAMの構成及び動作の概要について説明する。 Based on the drawing, first the outline of the configuration and operation of synchronous DRAM of this embodiment. なお、図1の各ブロックを構成する回路素子は、特に制限されないが、公知のMOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。 The circuit elements constituting each block of FIG. 1 is not particularly limited, in the known MOSFET (metal oxide semiconductor field effect transistor. In this specification, the generic name for an insulated gate field effect transistor and the MOSFET the manufacturing technology) integrated circuits, are formed on one semiconductor substrate such as monocrystalline silicon.

【0010】図1において、この実施例のシンクロナスDRAMは一対のバンクBNK0及びBNK1を備え、 [0010] In FIG. 1, synchronous DRAM of this embodiment includes a pair of bank BNK0 and BNK1,
これらのバンクのそれぞれは、そのレイアウト面積の大半を占めて配置されるメモリアレイMARYと、直接周辺回路となるロウアドレスデコーダRD,センスアンプSA及びカラムアドレスデコーダCDと、それぞれライトアンプ及びリードアンプを含むメインアンプMAとを備える。 Each of these banks, and a memory array MARY arranged the majority of the layout area, a row address decoder RD to be a direct peripheral circuit, a sense amplifier SA and the column address decoder CD, respectively write amplifier and the read amplifier and a main amplifier MA, including.

【0011】バンクBNK0及びBNK1を構成するメモリアレイMARYは、図の垂直方向に平行して配置される所定数のワード線と、水平方向に平行して配置される所定組の相補ビット線とをそれぞれ含む。 [0011] Memory array MARY constituting the bank BNK0 and BNK1 includes a predetermined number of word lines arranged parallel to the vertical direction of the figure, and a predetermined set of complementary bit lines arranged in parallel in the horizontal direction including, respectively. これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択MOSFETからなる多数のダイナミック型メモリセルが格子状に配置される。 The intersection of these word lines and the complementary bit line, a large number of dynamic memory cells consisting of the information storage capacitor and an address selection MOSFET is arranged in a grid.

【0012】バンクBNK0及びBNK1のメモリアレイMARYを構成するワード線は、対応するロウアドレスデコーダRDに結合され、それぞれ択一的に選択状態とされる。 [0012] Word lines constituting the memory array MARY bank BNK0 and BNK1 is coupled to a corresponding row address decoder RD, are respectively alternatively selected state. これらのロウアドレスデコーダRDには、ロウアドレスバッファRBから最上位ビットを除くiビットの内部アドレス信号X0〜Xi−1が共通に供給されるとともに、タイミング発生回路TGから内部制御信号RGが共通に供給される。 These row address decoder RD, with the internal address signal X0~Xi-1 of i bits except for the most significant bit from the row address buffer RB is commonly supplied, the internal control signal RG is common from the timing generator TG It is supplied. また、ロウアドレスバッファRBには、アドレス入力端子A0〜Aiを介してXアドレス信号AX0〜AXiが時分割的に供給されるとともに、タイミング発生回路TGから内部制御信号RLが供給される。 Further, the row address buffer RB, together with the X address signal AX0~AXi through the address input terminal A0~Ai is time-divisionally supplied, the internal control signal RL are supplied from the timing generator TG.

【0013】ロウアドレスバッファRBは、アドレス入力端子A0〜Aiを介して入力されるXアドレス信号A [0013] Row address buffer RB is, X address signal A inputted through the address input terminal A0~Ai
X0〜AXiを内部制御信号RLに従って取り込み、保持するとともに、これらのXアドレス信号をもとに内部アドレス信号X0〜Xiを形成する。 Uptake in accordance with the internal control signal RL to X0~AXi, holds, forms an internal address signal X0~Xi based on these X-address signal. このうち、最上位ビットの内部アドレス信号Xiは、バンク選択回路BS Of these, the internal address signal Xi of the most significant bit is the bank selection circuit BS
に供給され、その他の内部アドレス信号X0〜Xi−1 It is supplied to the other internal address signals X0~Xi-1
は、バンクBNK0及びBNK1のロウアドレスデコーダRDに共通に供給される。 It is supplied in common to the row address decoder RD of the bank BNK0 and BNK1.

【0014】バンク選択回路BSは、ロウアドレスバッファRBから供給される最上位ビットの内部アドレス信号Xiをデコードして、対応するバンク選択信号BS0 [0014] the bank selection circuit BS decodes the internal address signal Xi of the most significant bits supplied from the row address buffer RB, the corresponding bank selection signals BS0
又はBS1を選択的にハイレベルとする。 Or BS1 and selectively high level. これらのバンク選択信号BS0及びBS1は、対応するバンクBNK These bank select signals BS0 and BS1 are corresponding banks BNK
0及びBNK1にそれぞれ供給され、その周辺回路たるロウアドレスデコーダRD,カラムアドレスデコーダC 0 and BNK1 to be supplied, the peripheral circuits serving the row address decoder RD, a column address decoder C
D及びセンスアンプSAを選択的に動作状態とするための選択制御信号として供される。 It is provided as a selection control signal for the selective operation state D and the sense amplifier SA.

【0015】バンクBNK0及びBNK1のロウアドレスデコーダRDは、内部制御信号RGがハイレベルとされかつ対応するバンク選択信号BS0又はBS1がハイレベルとされることでそれぞれ選択的に動作状態とされ、ロウアドレスバッファから供給される内部アドレス信号X0〜Xi−1をデコードして、対応するメモリアレイMARYの指定されたワード線を択一的に選択レベルとする。 The row address decoder RD of the bank BNK0 and BNK1, the bank select signals BS0 or BS1 internal control signal RG is a high level and the corresponding are respectively selectively operating state by being a high level, the row decodes the internal address signal X0~Xi-1 supplied from the address buffer, the specified word line of a corresponding memory array MARY and alternatively selected level.

【0016】次に、バンクBNK0及びBNK1のメモリアレイMARYを構成する相補ビット線は、対応するセンスアンプSAに結合される。 Next, the complementary bit lines constituting the memory array MARY bank BNK0 and BNK1 is coupled to a corresponding sense amplifier SA. これらのセンスアンプSAには、対応するカラムアドレスデコーダCDから所定ビットのビット線選択信号がそれぞれ供給されるとともに、タイミング発生回路TGから内部制御信号PAが共通に供給される。 These sense amplifiers SA, along with the bit line selection signal of a predetermined bit from a corresponding column address decoder CD are supplied, the internal control signal PA is commonly supplied from the timing generator TG. また、各バンクのカラムアドレスデコーダCDには、カラムアドレスバッファCBからi+ Further, the column address decoder CD for each bank, i from the column address buffer CB +
1ビットの内部アドレス信号Y0〜Yiが共通に供給されるとともに、タイミング発生回路TGから内部制御信号CGが共通に供給される。 With one bit of the internal address signal Y0~Yi is commonly supplied, the internal control signal CG is commonly supplied from the timing generator TG. さらに、カラムアドレスバッファCBには、アドレス入力端子A0〜Aiを介してYアドレス信号AY0〜AYiが時分割的に供給され、 Further, the column address buffer CB are supplied in a time division manner is Y address signal AY0~AYi through the address input terminal A0-Ai,
タイミング発生回路TGから内部制御信号CLが供給される。 Internal control signal CL is supplied from the timing generator TG.

【0017】カラムアドレスバッファCBは、アドレス入力端子A0〜Aiを介して供給されるYアドレス信号AY0〜AYiを内部制御信号CLに従って取り込み、 The column address buffer CB takes a Y address signal AY0~AYi supplied through the address input terminal A0~Ai accordance with the internal control signal CL,
保持するとともに、これらのYアドレス信号をもとに内部アドレス信号Y0〜Yiを形成して、各バンクのカラムアドレスデコーダCDに供給する。 Holds, these Y-address signal to form an internal address signal Y0~Yi based, and supplies the column address decoder CD for each bank. また、各バンクのカラムアドレスデコーダCDは、内部制御信号CGがハイレベルとされかつ対応するバンク選択信号BS0又はBS1がハイレベルとされることで選択的に動作状態とされ、内部アドレス信号Y0〜Yiをデコードして、対応する上記ビット線選択信号をそれぞれ択一的にハイレベルとする。 The column address decoder CD for each bank, the bank select signals BS0 or BS1 internal control signal CG is set to the high level and the corresponding is a selectively operated state by being a high level, the internal address signal Y0~ It decodes the yi, corresponding the bit line select signal and alternatively a high level.

【0018】一方、各バンクのセンスアンプSAは、対応するメモリアレイMARYの各相補ビット線に対応して設けられる所定数の単位回路をそれぞれ含み、これらの単位回路のそれぞれは、一対のCMOSインバータが交差結合されてなる単位増幅回路と、Nチャンネル型の一対のスイッチMOSFETとを含む。 Meanwhile, the sense amplifier SA of each bank includes a unit circuit of a predetermined number provided corresponding to each of the complementary bit lines of the corresponding memory array MARY, respectively, each of these unit circuits, a pair of CMOS inverters There comprises a unit amplifier circuit formed by cross-coupled, and a pair of switch MOSFET of N-channel type. このうち、各単位回路の単位増幅回路は、内部制御信号PAがハイレベルとされかつ対応するバンク選択信号BS0又はBS1 Of these, the unit amplifier circuits of each unit circuit, the bank select signals BS0 internal control signal PA is at the high level and the corresponding or BS1
がハイレベルとされることで選択的にかつ一斉に動作状態とされ、対応するメモリアレイMARYの選択されたワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの2値読み出し信号とする。 There is an operating state selectively and simultaneously by being a high level, is output through the corresponding complementary bit lines of a predetermined number of memory cells coupled to the selected word line of a corresponding memory array MARY minute read signal is amplified respectively that, a high level or low level of the binary read signal. また、各単位回路のスイッチMOSF In addition, switch MOSF of each unit circuit
ETは、対応するビット線選択信号のハイレベルを受けて16対ずつ選択的にオン状態となり、メモリアレイM ET is by 16 pairs receive a high-level of the corresponding bit line select signal selectively turned on, the memory array M
ARYの対応する16組の相補ビット線と相補共通データ線CD0*〜CDF*(ここで、非反転及び反転信号からなる相補信号線については、その名称の末尾に*を付して表す。以下同様)との間を選択的に接続状態とする。 ARY corresponding 16 sets of complementary bit lines and the complementary common data lines CD0 * ~CDF * (wherein the, for the complementary signal lines consisting of non-inverted and inverted signals, represented asterisked end of its name. Less and selectively connecting state between the same).

【0019】相補共通データ線CD0*〜CDF*は、 [0019] The complementary common data line CD0 * ~CDF * is,
対応するメインアンプMAに結合される。 It is coupled to a corresponding main amplifier MA. これらのメインアンプMAは、相補共通データ線CD0*〜CDF* These main amplifier MA, complementary common data line CD0 * ~CDF *
に対応して設けられる16個のライトアンプ及びリードアンプを含む。 It includes 16 write amplifiers and the read amplifiers provided corresponding to. このうち、各ライトアンプの入力端子は、対応する内部データバスDBUS0〜DBUSFに結合され、その出力端子は、対応する相補共通データ線CD0*〜CDF*に結合される。 Of these, the input terminal of each write amplifier is coupled to a corresponding internal data bus DBUS0~DBUSF, its output terminal is coupled to a corresponding complementary common data lines CD0 * ~CDF *. また、各リードアンプの入力端子は、対応する相補共通データ線CD0*〜 The input terminal of each read amplifier corresponding complementary common data lines CD0 * ~
CDF*に結合され、その出力端子は、対応する内部データバスDBUS0〜DBUSFに結合される。 Coupled to CDF *, its output terminal is coupled to a corresponding internal data bus DBUS0~DBUSF. 各バンクのメインアンプMAには、タイミング発生回路TGから内部制御信号RP及びWPが共通に供給される。 The main amplifier MA of each bank, the internal control signal RP and WP are commonly supplied from the timing generator TG.

【0020】一方、内部データバスDBUS0〜DBU [0020] On the other hand, the internal data bus DBUS0~DBU
SFは、データ入出力回路IOの対応する入力ラッチI SF is the data input-output circuit IO corresponding input latch I
L0〜ILFの出力端子に結合されるとともに、対応する第1段出力ラッチOL10〜OL1Fの入力端子に結合される。 While being coupled to the output terminal of L0~ILF, it is coupled to an input terminal of the corresponding first-stage output latch OL10~OL1F. ここで、データ入出力回路IOは、後述するように、内部データバスDBUS0〜DBUSFに対応して設けられるそれぞれ16個のデータ入力バッファD Here, the data input-output circuit IO, as described later, the internal data bus DBUS0~DBUSF 16 pieces of the data input buffer, respectively provided corresponding to the D
IB0〜DIBF,入力ラッチIL0〜ILF,第1段出力ラッチOL10〜OL1F,第2段出力ラッチOL IB0~DIBF, input latch IL0~ILF, first stage output latch OL10~OL1F, second stage output latch OL
20〜OL2Fならびにデータ出力バッファDOB0〜 20~OL2F as well as the data output buffer DOB0~
DOBFを備える。 Equipped with a DOBF. このうち、データ入力バッファDI Of these, data input buffer DI
B0〜DIBFの入力端子は、対応するデータ入出力端子D0〜DFに結合され、その出力端子は、対応する入力ラッチIL0〜ILFの入力端子に結合される。 Input terminal of B0~DIBF are coupled to corresponding data input and output terminals D0~DF, its output terminal is coupled to an input terminal of the corresponding input latch IL0~ILF. これらの入力ラッチの出力端子は、対応する内部データバスDBUS0〜DBUSFにそれぞれ結合される。 Output terminals of the input latch is coupled to corresponding internal data bus DBUS0~DBUSF. 一方、 on the other hand
第1段出力ラッチOL10〜OL1Fの入力端子は、対応する内部データバスDBUS0〜DBUSFに結合され、その出力端子は対応する第2段出力ラッチOL20 Input terminal of the first stage output latch OL10~OL1F are coupled to corresponding internal data bus DBUS0~DBUSF, second stage output latch and an output terminal corresponding OL20
〜OL2Fの入力端子に結合される。 It is coupled to an input terminal of ~OL2F. また、第2段出力ラッチOL20〜OL2Fの出力端子は、対応するデータ出力バッファOBの入力端子に結合され、これらのデータ出力バッファの出力端子は、対応するデータ入出力端子D0〜DFに結合される。 The output terminal of the second-stage output latch OL20~OL2F is coupled to an input terminal of a corresponding data output buffer OB, the output terminals of the data output buffer is coupled to the corresponding data input-output terminal D0~DF that. データ入出力回路IOには、タイミング発生回路TGから内部制御信号IL,O The data input-output circuit IO, internal control signal from the timing generator TG IL, O
L1(第1の出力ラッチ制御信号),OL2(第2の出力ラッチ制御信号)及び出力制御信号DOCが供給される。 L1 (first output latch control signal), OL2 (second output latch control signal) and the output control signal DOC is supplied.

【0021】データ入出力回路IOのデータ入力バッファDIB0〜DIBFは、シンクロナスDRAMがライトモードとされるとき、対応するデータ入出力端子D0 The data input-output circuit IO data input buffer DIB0~DIBF when the synchronous DRAM is the write mode, the corresponding data input terminals D0
〜DFを介して入力される書き込みデータを取り込み、 Captures write data input via the ~DF,
対応する入力ラッチIL0〜ILFに伝達する。 Transmitted to the corresponding input latch IL0~ILF. これらの入力ラッチは、対応するデータ入力バッファDIB0 These input latch the corresponding data input buffer DIB0
〜DIBFから伝達される書き込みデータを内部制御信号ILに従って取り込み保持するとともに、内部データバスDBUS0〜DBUSFを介してメインアンプMA While uptake held in accordance with the internal control signal IL writing data transmitted from ~DIBF, main amplifier MA via the internal data bus DBUS0~DBUSF
の対応するライトアンプに伝達する。 Transmitting of the corresponding write amplifier. このとき、メインアンプMAの各ライトアンプは、内部制御信号WPがハイレベルとされかつ対応するバンク選択信号BS0又はBS1がハイレベルとされることで選択的に動作状態とされ、データ入出力回路IOの対応する入力ラッチIL At this time, the write amplifier of the main amplifier MA, the bank select signals BS0 or BS1 internal control signal WP is at a high level and the corresponding is a selectively operated state by being a high level, the data input-output circuit IO of the corresponding input latch IL
0〜ILFから内部データバスDBUS0〜DBUSF Internal data bus DBUS0~DBUSF from 0~ILF
を介して伝達される書き込みデータを所定の書き込み信号とした後、相補共通データ線CD0*〜CDF*を介して対応するメモリアレイMARYの選択された16個のメモリセルに書き込む。 After a predetermined write signal write data transmitted via the writes to 16 memory cell selected in the corresponding memory array MARY through complementary common data lines CD0 * ~CDF *.

【0022】一方、バンクBNK0及びBNK1のメインアンプMAを構成するリードアンプは、内部制御信号RPがハイレベルとされかつ対応するバンク選択信号B On the other hand, the read amplifier bank selection signal B internal control signal RP is set to the high level and the corresponding constituting the main amplifier MA of banks BNK0 and BNK1
S0又はBS1がハイレベルとされることで選択的に動作状態とされ、対応するメモリアレイMARYの選択された16個のメモリセルから相補共通データ線CD0* S0 or BS1 is a selectively operated state by being a high level, the corresponding memory array MARY selected 16 from the memory cell complementary common data lines CD0 *
〜CDF*を介して出力される読み出し信号を増幅して、内部データバスDBUS0〜DBUSFに出力する。 ~CDF * amplifies the read signal output through the outputs to the internal data bus DBUS0~DBUSF. このとき、データ入出力回路IOの第1段出力ラッチOL10〜OL1Fは、内部制御信号OL1がハイレベルとされることで選択的にスルー状態となり、また内部制御信号OL1がロウレベルとされることで選択的にラッチ状態となって、バンクBNK0又はBNK1のメインアンプMAの対応するリードアンプから内部データバスDBUS0〜DBUSFを介して供給される読み出しデータを対応する第2段出力ラッチOL20〜OL2 The first stage output latch OL10~OL1F the data input-output circuit IO selectively enters the through state when the internal control signal OL1 is a high level, and that the internal control signal OL1 is a low level selectively a latching state, the second-stage output latches corresponding to the read data supplied via the internal data bus DBUS0~DBUSF from the corresponding read amplifier of the main amplifier MA of the bank BNK0 or BNK1 OL20~OL2
Fにそれぞれ伝達する。 Each transmitted to F. 同様に、データ入出力回路IO Similarly, the data input and output circuit IO
の第2段出力ラッチOL20〜OL2Fは、内部制御信号OL2がハイレベルとされることで選択的にスルー状態となり、また内部制御信号OL2がロウレベルとされることで選択的にラッチ状態となって、対応する第1段出力ラッチOL10〜OL1Fから供給される読み出しデータを対応するデータ出力バッファDOB0〜DOB The second stage output latch OL20~OL2F of selectively enters the through state when the internal control signal OL2 is the high level, also selectively a latched state by the internal control signal OL2 is the low level , the corresponding read data supplied from the corresponding first stage output latch OL10~OL1F data output buffer DOB0~DOB
Fにそれぞれ伝達する。 Each transmitted to F. さらに、データ出力バッファD Furthermore, the data output buffer D
OB0〜DOBFは、出力制御信号DOCのハイレベルを受けて選択的に動作状態とされ、対応する第2段出力ラッチOL20〜OL2Fから伝達される読み出しデータをデータ入出力端子D0〜DFを介して外部装置に出力する。 OB0~DOBF is a high level receiving and selectively operating state of the output control signal DOC, the read data transmitted from the corresponding second stage output latch OL20~OL2F through the data input-output terminal D0~DF to output to an external device. なお、データ入出力回路IOの具体的構成及び動作ならびにその特徴については、後で詳細に説明する。 The specific configuration and operation as well as its features of the data input-output circuit IO will be described later in detail.

【0023】タイミング発生回路TGは、外部から供給されるクロック信号CLKと、起動制御信号となるチップ選択信号CSB(ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にBを付して表す。以下同様),ロウアドレスストローブ信号RASB,カラムアドレスストローブ信号CASB及びライトイネーブル信号WEB [0023] The timing generator TG includes a clock signal CLK supplied from the outside, the activation control signal and becomes a chip select signal CSB (where so-called inversion signal, etc. It is a selective low when it is valid for denotes subjected to B at the end of its name. hereinafter the same), row address strobe signal RASB, a column address strobe signal CASB, and a write enable signal WEB
とをもとに上記各種の内部制御信号及び出力制御信号を選択的に形成し、各部に供給する。 Preparative the various internal control signals and the output control signal selectively formed the basis and supplies it to each unit.

【0024】図2には、図1のシンクロナスDRAMに含まれるデータ入出力回路IOの一実施例のブロック図が示されている。 [0024] FIG. 2 is a block diagram of an embodiment of a data input-output circuit IO included in the synchronous DRAM of FIG. 1 is shown. また、図3には、図2のデータ入出力回路IOの一実施例の部分的な回路図が示され、図4には、図1のシンクロナスDRAMに含まれるタイミング発生回路TGの一実施例の部分的な回路図が示されている。 3 also shows a partial circuit diagram of an embodiment of a data output circuit IO in FIG 2 is shown in Figure 4, one embodiment of a timing generator TG contained in the synchronous DRAM of FIG. 1 examples partial circuit diagram is shown. さらに、図5,図6及び図7には、図1のシンクロナスDRAMのレイテンシー1,レイテンシー2及びレイテンシー3の読み出しモードにおける一実施例の信号波形図がそれぞれ示され、図8には、この発明に先立って本願発明者等が開発したシンクロナスDRAMのレイテンシー2の読み出しモードの信号波形図が示されている。 Further, FIG. 5, 6 and 7, the signal waveform diagram of an embodiment of latency 1, read mode latency 2 and latency 3 of the synchronous DRAM of FIG. 1 are shown, respectively, in FIG. 8, the the present inventors prior to the invention is shown a signal waveform diagram of the read mode latency 2 synchronous DRAM developed. 加えて、図9には、図1及び図8のシンクロナスD In addition, in FIG. 9, synchronous D of FIG. 1 and FIG. 8
RAMのデータ入出力回路に含まれる出力ラッチの動作形態を比較説明するための概念図が示されている。 Conceptual view for comparing describing the operation mode of the output latch included in the data output circuit of the RAM. これらの図をもとに、この実施例のシンクロナスDRAMに含まれるデータ入出力回路IO及びタイミング発生回路TGの具体的構成及び動作ならびにその特徴について説明する。 Based on these figures, a description will be given of a specific structure and operation as well as characteristics of the data output circuit IO and timing generator TG included in the synchronous DRAM of this embodiment. なお、図3では、出力ラッチOL10及びOL In FIG. 3, the output latch OL10 and OL
20をもって出力ラッチOL10〜OL1FならびにO 20 with a output latch OL10~OL1F and O
L20〜OL2Fを説明する。 Explaining the L20~OL2F. また、以下の回路図において、そのチャンネル(バックゲート)部に矢印が付されるMOSFETはPチャンネルMOSFETであって、矢印の付されないNチャンネルMOSFETと区別して示される。 Further, in the circuit diagram below, the MOSFET of channel arrow (back gate) portion are attached to a P-channel MOSFET, as shown in distinction from the N-channel MOSFET is not subjected arrow.

【0025】まず、図2において、データ入出力回路I [0025] First, in FIG. 2, the data input-output circuit I
Oは、前述のように、データ入出力端子D0〜DFつまりは内部データバスDBUS0〜DBUSFに対応して設けられるそれぞれ16個のデータ入力バッファDIB O, as described above, the data input-output terminal D0~DF that is, 16 data input buffer DIB, respectively provided corresponding to the internal data bus DBUS0~DBUSF
0〜DIBFならびに入力ラッチIL0〜ILFと、第1段出力ラッチOL10〜OL1F,第2段出力ラッチOL20〜OL2Fならびにデータ出力バッファDOB And 0~DIBF and input latch IL0~ILF, first stage output latch OL10~OL1F, second stage output latch OL20~OL2F and data output buffer DOB
0〜DOBFとを備える。 And a 0~DOBF. このうち、データ入力バッファDIB0〜DIBFの入力端子は、対応するデータ入出力端子D0〜DFに結合され、その出力端子は、対応する入力ラッチIL0〜ILFの入力端子に結合される。 Of these, the input terminal of the data input buffer DIB0~DIBF are coupled to corresponding data input terminal D0~DF, its output terminal is coupled to an input terminal of the corresponding input latch IL0~ILF. これらの入力ラッチIL0〜ILFの出力端子は、 Output terminals of the input latch IL0~ILF is
対応する内部データバスDBUS0〜DBUSFに結合される。 It is coupled to corresponding internal data bus DBUS0~DBUSF. 一方、第1段出力ラッチOL10〜OL1Fの入力端子は、対応する内部データバスDBUS0〜DB On the other hand, the input terminal of the first stage output latch OL10~OL1F, the corresponding internal data bus DBUS0~DB
USFに結合され、その出力端子は、対応する第2段出力ラッチOL20〜OL2Fの入力端子に結合される。 Coupled to USF, its output terminal is coupled to an input terminal of the corresponding second stage output latch OL20~OL2F.
これらの出力ラッチOL20〜OL2Fの出力端子は、 Output terminals of the output latch OL20~OL2F is
対応するデータ出力バッファDOB0〜DOBFの入力端子に結合され、データ出力バッファDOB0〜DOB Is coupled to an input terminal of a corresponding data output buffer DOB0~DOBF, the data output buffer DOB0~DOB
Fの出力端子は、対応するデータ入出力端子D0〜DF Output terminals of the F, the corresponding data input-output terminal D0~DF
に結合される。 It is coupled to.

【0026】入力ラッチIL0〜ILFには、タイミング発生回路TGから内部制御信号ILが共通に供給され、データ出力バッファDOB0〜DOBFには、出力制御信号DOCが供給される。 [0026] Input latch IL0~ILF is commonly supplied internal control signal IL from the timing generator TG, the data output buffer DOB0~DOBF, the output control signal DOC is supplied. また、第1段出力ラッチOL10〜OL1Fには、タイミング発生回路TGから内部制御信号OL1(第1の出力ラッチ制御信号)が共通に供給され、第2段出力ラッチOL20〜OL2Fには、内部制御信号OL2(第2の出力ラッチ制御信号) Further, in the first stage output latch OL10~OL1F, are commonly supplied internal control signal OL1 (first output latch control signal) from the timing generator TG, the second-stage output latch OL20~OL2F, internal control signal OL2 (second output latch control signal)
が共通に供給される。 There is supplied in common.

【0027】ここで、データ入出力回路IOを構成する第1段出力ラッチOL10〜OL1Fは、図3の出力ラッチOL10に代表されるように、その出力端子が共通結合された一対のクロックドインバータCV1及びCV [0027] Here, the first-stage output latch OL10~OL1F constituting the data input-output circuit IO, as typified by the output latch OL10 in Figure 3, a pair of clocked inverter whose output terminals are commonly coupled CV1 and CV
2を含む。 Including the 2. 以下、この出力ラッチOL10と出力ラッチOL20及びデータ出力バッファDOB0を例に、第1 Hereinafter, an example output latch OL20 and data output buffer DOB0 this output latch OL 10, first
段出力ラッチOL10〜OL1F,第2段出力ラッチO Stage output latch OL10~OL1F, second stage output latch O
L20〜OL2Fならびにデータ出力バッファDOB0 L20~OL2F as well as the data output buffer DOB0
〜DOBFの具体的説明を進める。 Promote a specific description of ~DOBF.

【0028】図3において、第1段出力ラッチOL10 [0028] In FIG. 3, the first stage output latch OL10
を構成するクロックドインバータCV1の入力端子は、 Input terminal of the clocked inverter CV1 constituting a is
出力ラッチOL10の入力端子として対応する内部データバスDBUS0に結合される。 It is coupled to an internal data bus DBUS0 corresponding as an input terminal of the output latch OL 10. また、クロックドインバータCV1及びCV2の出力端子は、第2段出力ラッチOL20の入力端子つまりはこれを構成するクロックドインバータCV3の入力端子に結合されるとともに、 The output terminal of the clocked inverter CV1 and CV2, together with input terminals, that of the second stage output latch OL20 is coupled to an input terminal of the clocked inverter CV3 to configure this,
インバータV1を介してクロックドインバータCV2の入力端子に結合される。 It is coupled to an input terminal of the clocked inverter CV2 through the inverter V1. クロックドインバータCV1の非反転制御端子となるNチャンネルMOSFETのゲートならびにクロックドインバータCV2の反転制御端子となるPチャンネルMOSFETのゲートには、内部制御信号OL1が共通に供給され、クロックドインバータCV1の反転制御端子となるPチャンネルMOSFET To the non-inverting inverting control terminal and comprising a P-channel MOSFET the gate of the gate of the control terminal and comprising N-channel MOSFET and the clocked inverter CV2 clocked inverter CV1, the internal control signal OL1 is commonly supplied, the clocked inverter CV1 P-channel MOSFET, which is an inverted control terminal
のゲートならびにクロックドインバータCV2の非反転制御端子となるNチャンネルMOSFETのゲートには、そのインバータV2による反転信号が共通に供給される。 The gate and the non-inverting control terminals become N-channel MOSFET of the clocked inverter CV2 gate, the inverted signal by the inverter V2 are commonly supplied.

【0029】これにより、クロックドインバータCV1 [0029] As a result, the clocked inverter CV1
は、出力ラッチ制御信号OL1がハイレベルとされることで選択的に伝達状態とされ、メインアンプMAの対応するリードアンプから内部データバスDBUS0を介して供給される読み出しデータを第2段出力ラッチOL2 The output latch control signal OL1 is a selectively transmitting state by being a high level, the read data supplied via the internal data bus DBUS0 from the corresponding read amplifier of the main amplifier MA second stage output latch OL2
に選択的に反転・伝達すべく作用する。 Selectively acts to inversion and transferred to. また、クロックドインバータCV2は、出力ラッチ制御信号OL1がロウレベルとされることで選択的に伝達状態とされ、インバータV1とともにラッチ回路を構成して、クロックドインバータCV1の出力端子における直前のレベルを保持すべく作用する。 Further, the clocked inverter CV2 is a selective transmission state by the output latch control signal OL1 is a low level, to constitute a latch circuit with an inverter V1, the level immediately before the output terminal of the clocked inverter CV1 It acts to hold. つまり、回路全体で見た場合、第1 In other words, when viewed in the entire circuit, first
段出力ラッチOL10は、出力ラッチ制御信号OL1がハイレベルとされるとき、内部データバスDBUS0を介して供給される読み出しデータを論理的に反転して後段に伝達すべくいわゆるスルー状態とされ、出力ラッチ制御信号OL1がロウレベルとされるとき、その直前の論理レベルを保持すべくいわゆるラッチ状態とされるものとなる。 Stage output latch OL10 when the output latch control signal OL1 is a high level, the read data supplied via the internal data bus DBUS0 logically inverted is a so-called through state so as to transfer to the subsequent stage, the output when the latch control signal OL1 is a low level, and what is called the latched state to hold the logic level of the immediately preceding.

【0030】同様に、第2段出力ラッチOL20を構成するクロックドインバータCV3の入力端子は、出力ラッチOL20の入力端子となって第1段出力ラッチOL [0030] Similarly, the input terminal of the clocked inverter CV3 constituting the second-stage output latch OL20 is the first stage output latch OL serves as an input terminal of the output latch OL20
10の出力端子に結合される。 It is coupled to 10 output terminals of the. また、クロックドインバータCV3及びCV4の出力端子は、出力ラッチOL2 The output terminal of the clocked inverter CV3 and CV4 are output latch OL2
0の出力端子として、対応するデータ出力バッファDO 0 of the output terminal, the corresponding data output buffer DO
B0の入力端子つまりはこれを構成するインバータV5 B0 is input clogging constituting this inverter V5
ならびにノア(NOR)ゲートNO2の一方の入力端子に結合されるとともに、インバータV3を介してクロックドインバータCV4の入力端子に結合される。 And while being coupled to one input terminal of the NOR (NOR) gate NO2, it is coupled to an input terminal of the clocked inverter CV4 via the inverter V3. クロックドインバータCV3の非反転制御端子となるNチャンネルMOSFETのゲートならびにクロックドインバータCV4の反転制御端子となるPチャンネルMOSFE P-channel MOSFE as the inversion control terminal of the non-inverting control terminals become N-channel MOSFET of the gate and the clocked inverter CV4 clocked inverter CV3
Tのゲートには、内部制御信号OL2が共通に供給され、クロックドインバータCV3の反転制御端子となるPチャンネルMOSFETのゲートならびにクロックドインバータCV4の非反転制御端子となるNチャンネルMOSFETのゲートには、そのインバータV4による反転信号が共通に供給される。 The gate of T, the internal control signal OL2 is commonly supplied to the N channel MOSFET gate comprising a non-inverting control terminals of the P-channel MOSFET gate and clocked inverter CV4 as the inversion control terminal of the clocked inverter CV3 is the inverted signal by the inverter V4 are commonly supplied.

【0031】これにより、クロックドインバータCV3 [0031] As a result, the clocked inverter CV3
は、出力ラッチ制御信号OL2がハイレベルとされることで選択的に伝達状態とされ、第1段出力ラッチOL1 The output latch control signal OL2 is selectively transferred state by being a high level, the first-stage output latch OL1
の出力信号O1を対応するデータ出力バッファDOB0 Corresponding data output buffer to the output signal O1 of DOB0
に選択的に反転・伝達すべく作用する。 Selectively acts to inversion and transferred to. また、クロックドインバータCV4は、出力ラッチ制御信号OL2がロウレベルとされることで選択的に伝達状態とされ、インバータV3とともにラッチ回路を構成して、クロックドインバータCV3の出力端子における直前のレベルを保持すべく作用する。 Further, the clocked inverter CV4 is a selective transmission state by the output latch control signal OL2 is a low level, to constitute a latch circuit with an inverter V3, the level immediately before the output terminal of the clocked inverter CV3 It acts to hold. つまり、回路全体で見た場合、第2 In other words, when viewed in the entire circuit, the second
段出力ラッチOL20は、出力ラッチ制御信号OL2がハイレベルとされるとき、第1段出力ラッチOL10の出力信号O1を論理的に反転して後段に伝達すべくスルー状態とされ、出力ラッチ制御信号OL2がロウレベルとされるとき、その直前の論理レベルを保持すべくラッチ状態とされるものとなる。 Stage output latch OL20 when the output latch control signal OL2 is the high level, the output signal O1 of the first stage output latch OL10 logically inverted is the through state to be transmitted to the subsequent stage, the output latch control signal when OL2 is a low level, and what is latched to retain the logic level of the immediately preceding.

【0032】次に、データ出力バッファDOB0は、回路の電源電圧及び接地電位間にトーテムポール形態に設けられるNチャンネル型の2個の出力MOSFETN1 Next, the data output buffer DOB0 the two outputs of the N-channel type provided in totem pole form between the power supply voltage and a ground potential of the circuit MOSFETN1
及びN2を含む。 And a N2. このうち、出力MOSFETN1のゲートには、ノアゲートNO1の出力信号が供給され、出力MOSFETN2のゲートには、ノアゲートNO2の出力信号が供給される。 Of these, the gate of the output MOSFET N1, the output signal of the NOR gate NO1 are supplied to the gate of the output MOSFET N2, the output signal of the NOR gate NO2 are supplied. ノアゲートNO2の一方の入力端子には、第2段出力ラッチOL2の出力信号O2が供給され、ノアゲートNO1の一方の入力端子には、そのインバータV5による反転信号が供給される。 One input terminal of the NOR gate NO2, is supplied the output signal O2 of the second stage output latch OL2, to one input terminal of the NOR gate NO1, an inverted signal by the inverter V5 are supplied. これらのノアゲートNO1及びNO2の他方の入力端子には、出力制御信号DOCのインバータV6による反転信号が共通に供給される。 The other input terminals of these NOR gates NO1 and NO2, the inverted signal by an inverter V6 output control signal DOC is commonly supplied. 出力MOSFETN1及びN2の共通結合されたソース及びドレインは、データ出力バッファDOB0の出力端子となって対応するデータ入出力端子D0に結合される。 Commonly coupled source and drain are output MOSFETN1 and N2 are coupled to the data input terminal D0 corresponding as the output terminal of the data output buffer DOB0.

【0033】これにより、出力MOSFETN1は、ノアゲートNO1の出力信号がハイレベルとされるとき、 [0033] Thus, the output MOSFETN1 when the output signal of the NOR gate NO1 is set to the high level,
言い換えるならば出力制御信号DOCがハイレベルとされかつ第2段出力ラッチOL20の出力信号O2がハイレベルとされるとき選択的にオン状態となり、回路の電源電圧よりそのしきい値電圧分だけ低いハイレベルの出力信号をデータ入出力端子D0に出力する。 It is selectively turned on when the output signal O2 of the high level and the second-stage output latch OL20 is a high level, lower by the threshold voltage than the power supply voltage of the circuit output control signal DOC in other words and it outputs an output signal of high level to the data input terminal D0. また、出力MOSFETN2は、ノアゲートNO2の出力信号がハイレベルとされるとき、言い換えるならば出力制御信号DOCがハイレベルとされかつ第2段出力ラッチOL2 Further, the output MOSFETN2 when the output signal of the NOR gate NO2 is set to the high level, the output control signal DOC in other words is high level and the second-stage output latch OL2
0の出力信号O2がロウレベルとされるとき選択的にオン状態となり、回路の接地電位のようなロウレベルの出力信号をデータ入出力端子D0に出力する。 The output signal O2 of 0 is selectively turned on when a low level, outputs a low level output signal, such as the ground potential of the circuit to the data input terminal D0.

【0034】ところで、タイミング発生回路TGは、図4に示されるように、上記出力ラッチ制御信号OL1を生成する出力ラッチ制御信号発生回路OL1Gと、出力ラッチ制御信号OL2を生成する出力ラッチ制御信号発生回路OL2Gとを備える。 By the way, the timing generator TG, as shown in FIG. 4, the output latch control signal and an output latch control signal generating circuit OL1G for generating OL1, output latch control signal generator for generating an output latch control signal OL2 and a circuit OL2G. また、さらにクロック信号CLKを内部クロック信号CKBとして伝達するクロックバッファCLKBを備え、このクロックバッファによって生成される内部クロック信号CKBは、出力ラッチ制御信号発生回路OL1G及びOL2Gに共通に供給される。 Moreover, further comprising a clock buffer CLKB for transmitting the clock signal CLK as an internal clock signal CKB, the internal clock signal CKB generated by the clock buffer is supplied in common to the output latch control signal generating circuit OL1G and OL2G. なお、クロック信号CLKは、シンクロナスDR The clock signal CLK is synchronous DR
AMがレイテンシー1で使用されるとき、図5に示されるように、例えば25ns(ナノ秒)のような比較的長い周期を有するパルス信号とされる。 When the AM is used in latency 1, as shown in FIG. 5, it is a pulse signal having a relatively long period, such as 25 ns (nanoseconds). また、シンクロナスDRAMがレイテンシー2で使用されるときには、図6に示されるように、例えば15nsのような中間的な長さの周期を有するパルス信号とされ、シンクロナスD Further, when the synchronous DRAM is used in a latency 2, as shown in FIG. 6, is a pulse signal having an intermediate period of length such as, for example, 15 ns, synchronous D
RAMがレイテンシー3で使用されるときには、図7に示されるように、例えば10nsのように比較的短い周期を有するパルス信号とされる。 When the RAM is used in latency 3, as shown in FIG. 7, it is for example, a pulse signal having a relatively short period as 10 ns.

【0035】ここで、タイミング発生回路TGの出力ラッチ制御信号発生回路OL1Gは、特に制限されないが、内部制御信号LE3により制御される一対のクロックドインバータCV5及びCV6を含む。 [0035] Here, the output latch control signal generation circuit OL1G timing generator TG is not particularly limited, includes a pair of clocked inverter CV5 and CV6 controlled by the internal control signal LE3. このうち、クロックドインバータCV5の入力端子には、上記内部クロック信号CKBが供給され、クロックドインバータC Of these, the input terminal of the clocked inverter CV5, said internal clock signal CKB is supplied, the clocked inverters C
V6の入力端子には、その遅延回路DL1による遅延信号が供給される。 The input terminal of V6, the delay signal by the delay circuit DL1 is supplied. また、クロックドインバータCV5の反転制御端子及びクロックドインバータCV6の非反転制御端子には、上記内部制御信号LE3が共通に供給され、クロックドインバータCV5の非反転制御端子及びクロックドインバータCV6の反転制御端子には、そのインバータV7による反転信号が共通に供給される。 Further, to the non-inverting control terminal of the inversion control terminal and the clocked inverter CV6 clocked inverter CV5, said internal control signal LE3 are commonly supplied, the non-inverting control terminal and the inverted clocked inverter CV6 clocked inverter CV5 to the control terminal, the inverted signal by the inverter V7 are commonly supplied. なお、内部制御信号LE3は、シンクロナスDRAMがレイテンシー3の読み出し又は書き込みモードとされるとき選択的にハイレベルとされる。 The internal control signal LE3 is a selectively high level when the synchronous DRAM is a read or write mode latency 3.

【0036】出力ラッチ制御信号発生回路OL1Gは、 The output latch control signal generating circuit OL1G is
さらに、その第1の入力端子及び出力端子が互いに交差結合された一対のナンド(NAND)ゲートNA3及びNA4を含む。 Further includes a first pair of NAND of the input and output terminals are cross-coupled to each other (NAND) gates NA3 and NA4. このうち、ナンドゲートNA3の第2の入力端子には、ナンドゲートNA1の出力信号が供給され、その第3の入力端子には、内部制御信号LE1のインバータVAによる反転信号が供給される。 Among them, the second input terminal of the NAND gate NA3, is supplied the output signal of the NAND gate NA1, Its third input terminal, an inverted signal by an inverter VA of the internal control signal LE1 is supplied. また、ナンドゲートNA4の第2の入力端子には、ナンドゲートN Further, a second input terminal of the NAND gate NA4 is a NAND gate N
A2の出力信号が供給され、その第3の入力端子には、 The output signal of A2 is supplied to its third input terminal,
内部制御信号RSTのインバータVBによる反転信号が供給される。 Inverted signal by an inverter VB of the internal control signal RST is supplied. ナンドゲートNA1の一方の入力端子には、上記クロックドインバータCV5の出力信号が供給され、その他方の入力端子には、そのインバータV8及び遅延回路DL3による反転遅延信号が供給される。 One input terminal of the NAND gate NA1, is supplied the output signal of the clocked inverter CV5, to the other input terminal, the inverted delay signal by the inverter V8 and the delay circuit DL3 is supplied. また、ナンドゲートNA2の一方の入力端子には、クロックドインバータCV6の出力信号の遅延回路DL2による遅延信号が供給され、その他方の入力端子には、そのインバータV9及び遅延回路DL4による反転遅延信号が供給される。 Moreover, to one input terminal of the NAND gate NA2, it is supplied delay signal by the delay circuit DL2 of the output signal of the clocked inverter CV6, to the other input terminal and the inverted delay signal by the inverter V9 and the delay circuit DL4 It is supplied. ナンドゲートNA3の出力信号は、前記出力ラッチ制御信号OL1とされる。 The output signal of the NAND gate NA3 is and the output latch control signal OL1. なお、内部制御信号LE1は、シンクロナスDRAMがレイテンシー1の読み出し又は書き込みモードとされるとき選択的にハイレベルとされ、内部制御信号RSTは、シンクロナスD The internal control signal LE1 is a selectively high level when the synchronous DRAM is the latency first read or write mode, the internal control signal RST is synchronous D
RAMを含むシステムがリセット状態とされるとき選択的にハイレベルとされる。 System including a RAM is a selectively high level when it is reset.

【0037】これらのことから、出力ラッチ制御信号O [0037] From these facts, the output latch control signal O
L1は、シンクロナスDRAMがレイテンシー1の読み出し又は書き込みモードとされ内部制御信号LE1がハイレベルとされるとき、図5に示されるように、ハイレベルに固定される。 L1, when the internal control signal LE1 synchronous DRAM is a read or write mode latency 1 is set to the high level, as shown in FIG. 5, is fixed to a high level. また、シンクロナスDRAMがレイテンシー2の読み出し又は書き込みモードとされるときには、図6に示されるように、クロック信号CLKつまり内部クロック信号CKBの立ち上がりエッジから比較的短い時間tco1だけ遅れて一時的にハイレベルとされ、シンクロナスDRAMがレイテンシー3の読み出し又は書き込みモードとされるときには、図7に示されるように、クロック信号CLKつまり内部クロック信号C Further, when the synchronous DRAM is a read or write mode latency 2, as shown in FIG. 6, temporarily high with a delay of the clock signal CLK, that the internal clock signal CKB relatively short time after the rising edge of tco1 is a level, when the synchronous DRAM is a read or write mode latency 3, as shown in FIG. 7, the clock signal CLK, that the internal clock signal C
KBの立ち上がりエッジから遅延回路DL1の遅延時間に相当する比較的長い時間tco1'だけ遅れて一時的にハイレベルとされる。 Is temporarily high level delayed by a relatively long time Tco1 'corresponding rising edge of KB to the delay time of the delay circuit DL1.

【0038】このように、この実施例のシンクロナスD [0038] Thus, synchronous D of this example
RAMでは、データ入出力回路IOの第1段出力ラッチOL10〜OL1Fを制御する出力ラッチ制御信号OL In RAM, the output latch control signal OL for controlling the first stage output latch OL10~OL1F the data input-output circuit IO
1の生成タイミングがシンクロナスDRAMのレイテンシーに応じて選択的に切り換えられ、これによってメモリアレイMARYの選択されたメモリセルから内部データバスDBUS0〜DBUSFを介して出力される読み出しデータのレベル確定タイミングとの整合が図られる。 Generation timing of 1 is selectively switched in accordance with the latency synchronous DRAM, whereby the level determined timing of the read data output from the selected memory cell of the memory array MARY through the internal data bus DBUS0~DBUSF matching is achieved. なお、タイミング発生回路TGの出力ラッチ制御信号発生回路OL1Gは、出力ラッチ制御信号OL1の生成タイミングを選択的に切り換えるべく比較的深い論理回路を必要とするが、出力ラッチ制御信号OL1の生成タイミングは、後述する理由から、シンクロナスDRA The output latch control signal generation circuit OL1G timing generator TG may require a relatively deep logic circuit to selectively switch the generation timing of the output latch control signal OL1, generation timing of the output latch control signal OL1 is , for reasons which will be described later, synchronous DRA
Mが最も高い周波数のクロック信号CLKで動作するレイテンシー3のアクセスタイムに影響を与えないため、 Since M does not affect the access time latency 3 operating at the highest frequency of the clock signal CLK, and
これによる問題は発生しない。 This due to a problem does not occur. 言うまでもなく、シンクロナスDRAMがレイテンシー1の読み出し又は書き込みモードとされ出力ラッチ制御信号OL1がハイレベルに固定されるとき、データ入出力回路IOの第1段出力ラッチOL10〜OL1Fは定常的にスルー動作される。 Needless to say, when the synchronous DRAM latency first read or is a write mode output latch control signal OL1 is fixed to the high level, the first-stage output latch OL10~OL1F the data input-output circuit IO is steadily through operation It is.

【0039】次に、タイミング発生回路TGの出力ラッチ制御信号発生回路OL2Gは、その一方の入力端子に内部クロック信号CKBを受け、その他方の入力端子に内部クロック信号CKBのインバータVC及び遅延回路DL5による反転遅延信号を受けるオア(OR)ゲートOG1を含む。 Next, the output latch control signal generation circuit of a timing generator TG OL2G receives the internal clock signal CKB at its one input terminal, the internal clock signal CKB to the other input terminal inverter VC and the delay circuit DL5 receiving the inverted delay signal by including OR (OR) gate OG1. オアゲートOG1の出力信号は、ナンドゲートNA5の一方の入力端子に供給され、このナンドゲートNA5の他方の入力端子には、上記内部制御信号LE3が供給される。 The output signal of the OR gate OG1 is supplied to one input terminal of the NAND gate NA5, to the other input terminal of the NAND gate NA5, the internal control signal LE3 is supplied. ナンドゲートNA5の出力信号は、前記出力ラッチ制御信号OL2とされる。 The output signal of the NAND gate NA5 is and the output latch control signal OL2.

【0040】これにより、出力ラッチ制御信号OL2 [0040] As a result, the output latch control signal OL2
は、シンクロナスDRAMがレイテンシー1又は2の読み出し又は書き込みモードとされ内部制御信号LE3がロウレベルとされるとき、図5及び図6に示されるように、定常的にハイレベルに固定され、シンクロナスDR When the synchronous DRAM internal control signal LE3 are as latency 1 or 2 of the read or write mode is a low level, as shown in FIGS. 5 and 6, constantly fixed to the high level, synchronous DR
AMがレイテンシー3の読み出し又は書き込みモードとされるときには、図7に示されるように、クロック信号CLKつまり内部クロック信号CKBの立ち上がりエッジから比較的短い時間tco2だけ遅れて一時的にハイレベルとされるものとなる。 When the AM is a read or write mode latency 3 is as shown in Figure 7, the clock signal CLK, that the internal clock signal CKB only a relatively short time tco2 rising edge delay temporarily high level the things. 図4から明らかなように、 As apparent from FIG. 4,
出力ラッチ制御信号発生回路OL2Gは、出力ラッチ制御信号OL2の生成タイミングをレイテンシーに応じて切り換えるための複雑な論理回路を含まず、出力ラッチ制御信号OL2は、クロック信号CLKの立ち上がりエッジから大きく遅れることなく生成される。 Output latch control signal generating circuit OL2G does not include complex logic circuitry for switching in accordance with the generation timing of the output latch control signal OL2 to latency, the output latch control signal OL2 is significant delay from the rising edge of the clock signal CLK not be generated. この結果、 As a result,
シンクロナスDRAMのレイテンシー3の読み出しモードにおけるアクセスタイムを犠牲にすることなく、前記出力ラッチ制御信号発生回路OL1Gによって出力ラッチ制御信号OL1の生成タイミングをレイテンシーごとに切り換え、読み出しデータのレベル確定タイミングと整合させることができる。 Without sacrificing access time in the read mode of latency third synchronous DRAM, the output latch control signal by generating circuit OL1G switching the generation timing of the output latch control signal OL1 each latency, consistent with the level determined timing of the read data it can be. シンクロナスDRAMがレイテンシー1又は2の読み出し又は書き込みモードとされ出力ラッチ制御信号OL2がハイレベルに固定されるとき、第2段出力ラッチOL20〜OL2Fは定常的にスルー動作される。 When synchronous DRAM latency 1 or is a second read or write mode output latch control signal OL2 is fixed to the high level, the second-stage output latch OL20~OL2F is constantly through operation.

【0041】ところで、シンクロナスDRAMが読み出しモードとされるとき、リードコマンドの入力に際してクロック信号CLKが最初にハイレベルとされてから内部データバスDBUS0〜DBUSFにメモリアレイM By the way, when the synchronous DRAM is a read mode, the memory array M since the clock signal CLK when the input of the read command and the first high level to the internal data bus DBUS0~DBUSF
ARYの選択されたメモリセルの読み出しデータ(a) Reading data of the selected memory cell ARY (a)
が出力されるまでの時間taaは、レイテンシーに関係く一定とされ、このことが出力ラッチ制御信号OL1の生成タイミングをレイテンシーごとに切り換えなくてはならない原因となっている。 There time taa until the output is constant rather related to latency, this is not switched generation timing of the output latch control signal OL1 each latency is causing not. シンクロナスDRAMがレイテンシー1の読み出しモードとされるとき、出力ラッチ制御信号OL1及びOL2は、図5に示されるように、ハイレベルに固定され、データ入出力回路IOの第1段出力ラッチOL10〜OL1Fならびに第2段出力ラッチOL20〜OL2Fは、図9に整理されるように、ともにスルー動作される。 When synchronous DRAM is a read mode of latency 1, the output latch control signal OL1 and OL2, as shown in FIG. 5, is fixed to the high level, the first stage of the data input-output circuit IO output latch OL10~ OL1F and the second-stage output latch OL20~OL2F, as organized in Figure 9, are both through operation. このとき、内部データバスDBUS0〜DBUSFを介して出力される読み出しデータ(a)等は、そのまま第1段出力ラッチOL10 At this time, the read data (a) or the like which is output via the internal data bus DBUS0~DBUSF is directly first stage output latch OL10
〜OL1Fならびに第2段出力ラッチOL20〜OL2 ~OL1F as well as the second-stage output latch OL20~OL2
Fを通過してその出力信号O1又はO2となり、出力制御信号DOCのハイレベルを受けて対応するデータ入出力端子D0〜DFから出力される。 The output signal O1 or O2 next through the F, receives a high-level output control signal DOC is output from the corresponding data input-output terminal D0~DF. したがって、シンクロナスDRAMのアクセス装置は、クロック信号CLK Accordingly, the access device of synchronous DRAM, a clock signal CLK
の次の立ち上がりエッジで、言い換えるならば1サイクル後のクロック信号CLKの立ち上がりエッジで、データ入出力端子D0〜DFを介して出力される読み出しデータ(a)等を取り込むことができる。 At the next rising edge, it is possible at the rising edge of the clock signal CLK after 1 cycle In other words, captures read data (a) or the like which is output via the data input-output terminal D0~DF.

【0042】一方、シンクロナスDRAMがレイテンシー2の読み出しモードとされるときには、出力ラッチ制御信号OL1は、図6に示されるように、クロック信号CLKの立ち上がりエッジから比較的短い時間tco1 On the other hand, when the synchronous DRAM are read mode latency 2, the output latch control signal OL1, as shown in FIG. 6, a relatively short time from the rising edge of the clock signal CLK Tco1
だけ遅れて生成され、出力ラッチ制御信号OL2は、ハイレベルに固定される。 Delayed is generated, the output latch control signal OL2 is fixed to high level. このため、データ入出力回路I For this reason, data input and output circuit I
Oの第1段出力ラッチOL10〜OL1Fは、メモリアレイMARYの選択されたメモリセルの読み出しデータ(a)等が内部データバスDBUS0〜DBUSF上に確立された直後の効果的なタイミングでスルー状態となり読み出しデータ(a)等を出力ラッチOL20〜OL The first stage output latch OL10~OL1F of O becomes a through state and effective timing immediately after the read data of a selected memory cell of the memory array MARY (a) or the like is established on the internal data bus DBUS0~DBUSF output latch OL20~OL read data (a) or the like
2Fに伝達し始めるとともに、出力ラッチ制御信号OL Together we begin to transfer to 2F, the output latch control signal OL
1がロウレベルに戻された後もラッチ状態となってこれらの読み出しデータを保持し、第2段出力ラッチOL2 1 is a also a latch state after returning to a low level to keep these read data, the second-stage output latch OL2
0〜OL2Fに伝達し続ける。 Continue to transfer to 0~OL2F. また、第2段出力ラッチOL20〜OL2Fは、出力ラッチ制御信号OL2のハイレベルを受けて定常的にスルー動作されるが、その出力信号O2は、出力制御信号DOCのハイレベルを受けて対応するデータ入出力端子D0〜DFに出力される。 The second stage output latch OL20~OL2F is constantly being through operation by receiving a high-level output latch control signal OL2, the output signal O2 is corresponding receiving a high-level output control signal DOC It is output to the data input-output terminal D0~DF.
これにより、シンクロナスDRAMのアクセス装置は、 As a result, the access device of the synchronous DRAM,
2サイクル後のクロック信号CLKの立ち上がりエッジで、データ入出力端子D0〜DFを介して出力される読み出しデータ(a)等を取り込むことができる。 At the rising edge of the clock signal CLK after 2 cycles, it is possible to capture the read data (a) or the like which is output via the data input-output terminal D0~DF.

【0043】次に、シンクロナスDRAMがレイテンシー3の読み出しモードとされるときには、出力ラッチ制御信号OL1は、図7に示されるように、クロック信号CLKの立ち上がりエッジから比較的長い時間tco Next, when the synchronous DRAM are read mode latency 3, the output latch control signal OL1, as shown in FIG. 7, a relatively long time tco from the rising edge of the clock signal CLK
1'だけ遅れて生成され、出力ラッチ制御信号OL2 It is generated with a delay of 1 ', the output latch control signal OL2
は、前述のように、クロック信号CLKの立ち上がりエッジから比較的短い時間tco2だけ遅れて生成される。 , As described above, it is generated with a delay of a relatively short time tco2 from the rising edge of the clock signal CLK. このため、データ入出力回路IOの第1段出力ラッチOL10〜OL1Fは、同様にメモリアレイMARY Therefore, the first-stage output latch OL10~OL1F the data input-output circuit IO similarly memory array MARY
の選択されたメモリセルの読み出しデータ(a)等が内部データバスDBUS0〜DBUSF上に確立された直後の効果的タイミングでスルー状態となり読み出しデータ(a)等を出力ラッチOL20〜OL2Fに伝達し始めるとともに、出力ラッチ制御信号OL1がロウレベルに戻された後もラッチ状態となってこれらの読み出しデータを保持し、第2段出力ラッチOL20〜OL2Fに伝達し続ける。 Reading data (a) or the like of the selected memory cell begins to transfer the internal data read becomes a through state at the effective timing immediately after being established on the bus DBUS0~DBUSF data (a) or the like to the output latch OL20~OL2F of together, keep these read data even if the latch state after the output latch control signal OL1 is returned to the low level, continues to transmit to the second-stage output latch OL20~OL2F. また、第2段出力ラッチOL20〜OL The second stage output latch OL20~OL
2Fは、第1段出力ラッチOL10〜OL1Fの出力信号O1が確立された時点でスルー状態となって読み出しデータ(a)等をデータ出力バッファDOB0〜DOB 2F, the first stage output reads a through state data at the time when the output signal O1 is established latch OL10~OL1F (a) a data output buffer and the like DOB0~DOB
Fに伝達し始め、出力ラッチ制御信号OL2がロウレベルに戻された後もラッチ状態となってこれらの読み出しデータを保持し、データ出力バッファDOB0〜DOB Starting to transmit the F, becomes also latched state after the output latch control signal OL2 is returned to the low level to keep these read data, the data output buffer DOB0~DOB
Fに伝達し続ける。 Continue to transfer to F. 第2段出力ラッチOL20〜OL2 The second-stage output latch OL20~OL2
Fの出力信号O2は、出力制御信号DOCのハイレベルを受けて対応するデータ入出力端子D0〜DFに出力される。 The output signal O2 of F is output by receiving a high-level output control signal DOC to the corresponding data input-output terminal D0~DF. これにより、シンクロナスDRAMのアクセス装置は、3サイクル後のクロック信号CLKの立ち上がりエッジで、データ入出力端子D0〜DFを介して出力される読み出しデータ(a)等を取り込むことができる。 Accordingly, the access device of the synchronous DRAM can at the rising edge of the clock signal CLK after 3 cycles, captures read data (a) or the like which is output via the data input-output terminal D0~DF.

【0044】図10には、図1のシンクロナスDRAM [0044] FIG. 10 is available in many forms such as synchronous DRAM shown in FIG. 1
を応用したコンピュータシステムの一実施例のブロック図が示されている。 Block diagram of one embodiment of a computer system that applies is shown. 同図をもとに、この実施例のシンクロナスDRAMの応用システムの概要とその特徴について説明する。 Based on this figure, the outline and characteristics of the application systems of synchronous DRAM of this embodiment.

【0045】図10において、この実施例のコンピュータシステムは、いわゆるストアドプログラム方式の中央処理装置CPUをその基本構成要素とする。 [0045] In FIG. 10, the computer system of this embodiment, the central processing unit CPU of a so-called stored program system and its basic components. 中央処理装置CPUには、システムバスSBUSを介して、通常のスタティック型RAMからなるランダムアクセスメモリRAM1とこの発明が適用されたシンクロナスDRAM The central processing unit CPU, via the system bus SBUS, synchronous DRAM random access memory RAM1 Toko invention is applied consisting of conventional static RAM
からなるランダムアクセスメモリRAM2とが結合される。 A random access memory RAM2 consisting are combined. システムバスSBUSには、さらにマスクROM等からなるリードオンリーメモリROMと、ディスプレイ制御装置DPYC及び周辺装置コントローラPERCとが結合される。 The system bus SBUS, further a read only memory ROM consisting mask ROM or the like, and is coupled display controller DPYC and peripheral controller PERC. なお、ディスプレイ制御装置DPYC It should be noted that the display control unit DPYC
は、この発明が適用されたシンクロナスDRAMからなる画像メモリVRAMを含む。 Includes an image memory VRAM consisting synchronous DRAM to which the invention is applied. また、このディスプレイ制御装置DPYCにはディスプレイ装置DPYが結合され、周辺装置コントローラPERCにはキーボードKB Also, this is the display controller DPYC coupled a display device DPY, a keyboard KB for peripheral controller PERC
D及び外部記憶装置EXMが結合される。 D and the external storage device EXM is coupled.

【0046】中央処理装置CPUは、予めリードオンリーメモリROMに格納された制御プログラムに従ってステップ動作し、コンピュータシステムの各部を制御・統轄する。 The central processing unit CPU, and step operation according to pre-read-only memory ROM on a control program stored, for controlling and supervising the various parts of the computer system. また、ランダムアクセスメモリRAM1は、例えばキャッシュメモリ等として使用され、ランダムアクセスメモリRAM2は、例えばリードオンリーメモリR Further, the random access memory RAM1, for example is used as a cache memory, a random access memory RAM2 is, for example read only memory R
OMから中央処理装置CPUに伝達される制御プログラムや演算データ等を一時的に格納し、中継するバッファメモリとして使用される。 Temporarily storing control programs and operation data to be transmitted to the central processing unit CPU from OM, it is used as a buffer memory for relaying. さらに、ディスプレイ制御装置DPYCは、ディスプレイ装置DPYの表示制御に供され、周辺装置コントローラPERCは、キーボードK Further, the display control unit DPYC is subjected to display control of the display device DPY, peripheral controller PERC has a keyboard K
BD及び外部記憶装置EXM等の各種周辺装置を制御する。 It controls various peripheral devices such as a BD and an external storage device EXM. コンピュータシステムは、電源装置POWSを備え、この電源装置POWSは、所定の交流入力電源電圧をもとに安定した所定の直流電源電圧を形成し、コンピュータシステムの各部に供給する。 The computer system includes a power supply POWs, the power supply device POWs forms a stable predetermined DC power source voltage based on a predetermined AC input power supply voltage, supplied to each part of the computer system.

【0047】この実施例において、ランダムアクセスメモリRAM2及びディスプレイ制御装置DPYCの画像メモリVRAMを構成するシンクロナスDRAMは、前述のように、カラムアドレスストローブ信号が有効レベルとされてから最初の読み出しデータが出力されるまでの時間を例えばクロック信号の1ないし3サイクル分だけ選択的に遅延しうるレイテンシーモードを有するとともに、それぞれ直列結合された第1段出力ラッチOL1 [0047] In this example, synchronous DRAM constituting the image memory VRAM random access memory RAM2 and display controller DPYC, as described above, the first read data from being a column address strobe signal is valid level which has 1 to latency mode can be selectively delayed three cycles of the time until the output clock signal, for example, first-stage output latch are respectively coupled in series OL1
0〜OL1Fならびに第2段出力ラッチOL20〜OL 0~OL1F as well as the second-stage output latch OL20~OL
2Fを含むデータ入出力回路IOを備える。 A data output circuit IO including 2F. また、この実施例では、レイテンシー2の読み出しモードにおいてデータ入出力回路IOを構成する第1段出力ラッチOL Further, in this embodiment, the first stage output latch OL constituting the data input-output circuit IO in a read mode of latency 2
10〜OL1Fがラッチ動作され、第2段出力ラッチはスルー動作されるとともに、第1段出力ラッチに供給される出力ラッチ制御信号の生成タイミングがレイテンシーごとに切り換えられる。 10~OL1F is latched operation, the second-stage output latch together is through operation, the generation timing of the output latch control signal supplied to the first stage output latch is switched for each latency. このため、第2段出力ラッチに供給される出力ラッチ制御信号の生成タイミングを最短の状態で固定化しつつ、第1段出力ラッチに供給される出力ラッチ制御信号の生成タイミングが遅延サイクル数に応じて最適化され、これによっでそのレイテンシー3の読み出しモードにおけるアクセスタイムを犠牲にすることなく、シンクロナスDRAM等の動作マージンを高め、その動作が安定化される。 Therefore, while fixing the timing of generating the output latch control signal supplied to the second stage output latch in the shortest state, the generation timing of the output latch control signal supplied to the first stage output latch according to the number of delay cycles optimized Te, without sacrificing access time in the read mode of the latency 3 is due to this, increase the operation margin, such as synchronous DRAM, the operation is stabilized. この結果、そのマシンサイクルの高速性を保持しつつ、コンピュータシステムの動作が安定化される。 As a result, while maintaining the high speed of the machine cycle, the operation of the computer system is stabilized.

【0048】以上の本実施例により得られる作用効果は下記の通りである。 The effects obtained by the above embodiment are as follows. すなわち、 (1)カラムアドレスストローブ信号が有効レベルとされてから最初の読み出しデータが出力されるまでの時間を例えばクロック信号の1ないし3サイクル分だけ選択的に遅延しうるレイテンシーモードを有し、直列結合された2段構造の出力ラッチを備えるシンクロナスDRA That is, (1) has 1 to latency mode can be selectively delayed three cycles of time, for example, the clock signal to the first read data is outputted from the column address strobe signal is a valid level, synchronous DRA comprising an output latch of the series coupled two-stage structure
M等において、レイテンシー2の読み出しモードで第1 In M such as a read mode latency 2 1
段出力ラッチをラッチ動作させ、第2段出力ラッチをスルー動作させるとともに、第1段出力ラッチに供給される出力ラッチ制御信号の生成タイミングをレイテンシーごとに切り換えることで、第2段出力ラッチに供給される出力ラッチ制御信号の生成タイミングを最短の状態で固定化しつつ、第1段出力ラッチに供給される出力ラッチ制御信号の生成タイミングを遅延サイクル数に応じて最適化することができるという効果が得られる。 The stage output latch by a latch operation, the second-stage output latch causes the through operation, by switching the generation timing of the output latch control signal supplied to the first stage output latch for each latency, fed to the second stage output latch while fixing the generation timing of the output latch control signal in the shortest state, the effect of the generation timing of the output latch control signal supplied to the first stage output latch can be optimized in accordance with the number of delay cycles can get. (2)上記(1)項により、そのレイテンシー3の読み出しモードにおけるアクセスタイムを犠牲にすることなく、シンクロナスDRAM等の動作マージンを高め、その動作を安定化することができるという効果が得られる。 (2) the above item (1), without sacrificing access time in the read mode of the latency 3, increase the operation margin, such as synchronous DRAM, the effect is obtained that the operation can be stabilized . (3)上記(1)項及び(2)項により、そのマシンサイクルの高速性を保持しつつ、シンクロナスDRAMを含むコンピュータシステム等の動作を安定化することができるという効果が得られる。 (3) the above (1) and (2) section, while maintaining the high speed of the machine cycle, there is an advantage that it is possible to stabilize the operation of such a computer system comprising a synchronous DRAM.

【0049】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 [0049] In the foregoing, the invention made by the inventors has been concretely described based on the embodiments, the invention is not limited to the above embodiments, various modifications can be made within the scope of the present invention there it is needless to say. 例えば、図1において、シンクロナスDRAMは、×8ビット又は×32ビット構成等、任意のビット構成を採ることができるし、任意数のバンクを備えることができる。 For example, in FIG. 1, synchronous DRAM, × 8-bit or × 32-bit configuration and the like, to be able to take any bit configuration, may comprise any number of banks.
また、内部データバスDBUS0〜DBUSFは、書き込み用又は読み出し用として専用化できるし、データ入出力端子D0〜DFも、データ入力端子及びデータ出力端子として用途別に分離できる。 The internal data bus DBUS0~DBUSF is to be dedicated as a writing or reading, the data input-output terminal D0~DF can also be separated by application as a data input terminal and data output terminal. 各バンクを構成するメモリアレイMARYは、その直接周辺回路を含めて複数のマットに分割することができる。 Memory array MARY constituting each bank can be divided into a plurality of mats including the direct peripheral circuit. さらに、シンクロナスDRAMのブロック構成や起動制御信号及び内部制御信号の名称及び組み合わせならびにその論理レベル等は、この実施例による制約を受けない。 Furthermore, names and combinations and logic level such that the block and the start control signal and an internal control signal of the synchronous DRAM is not restricted by this embodiment.

【0050】図2において、データ入出力回路IOは、 [0050] In FIG. 2, the data input-output circuit IO is
データ入出力端子D0〜DFに対応して、入力保護回路を含むことができる。 Corresponds to the data input terminal D0~DF, it may include an input protection circuit. 図3において、データ入出力回路IOを構成する第1段出力ラッチOL10〜OL1F, 3, the first stage output latch OL10~OL1F constituting the data input-output circuit IO,
第2段出力ラッチOL20〜OL2Fならびにデータ出力バッファDOB0〜DOBFの具体的回路構成は、種々の実施形態を採りうるし、図4のタイミング発生回路TGの出力ラッチ制御信号発生回路OL1G及びOL2 Specific circuit configuration of the second stage output latch OL20~OL2F and data output buffer DOB0~DOBF is to can take various embodiments, the output latch control signal generation circuit of a timing generator TG in Fig. 4 OL1G and OL2
Gについても同様である。 The same is true for G. 図5ないし図7において、各内部制御信号及び出力制御信号等の有効レベルは、必要な論理条件が満たされる限りにおいて、種々の実施形態を採りうる。 5 to 7, the effective level of such each internal control signal and the output control signal, as long as the necessary logic conditions are met, can take various embodiments. 図10において、コンピュータシステムのブロック構成は、種々の実施形態を採りうるし、シンクロナスDRAMの応用範囲もこの実施例の限りではない。 10, a block configuration of a computer system, to can take various embodiments, is no long as this example application range of synchronous DRAM.

【0051】以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシンクロナスDRAMならびにこれを応用したコンピュータシステムに適用した場合について説明したが、それに限定されるものではなく、例えば、クロック信号に従って同期動作する各種のメモリ集積回路や同様なメモリ集積回路を含む各種ディジタルシステムにも適用できる。 [0051] In the above description, those has been described the case of applying the invention made by mainly present inventors synchronous DRAM and a computer system that applies this is the field as the background, which is limited to rather, for example, it can be applied to various digital systems including various memory integrated circuits and similar memory integrated circuit which operates synchronously in accordance with a clock signal. この発明は、少なくともレイテンシー機能を有しかつそのための直列結合された2段構造の出力ラッチを含むデータ入出力回路を備える半導体記憶装置ならびにこのような半導体記憶装置を含む装置及びシステムに広く適用できる。 The present invention can be widely applied to devices and systems including semiconductor memory device and the semiconductor memory device includes a data output circuit including a and the output latch of the series coupled two-stage structure for the at least latency function .

【0052】 [0052]

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in the present application, according to the present invention, is as follows. すなわち、カラムアドレスストローブ信号が有効レベルとされてから最初の読み出しデータが出力されるまでの時間を例えばクロック信号の1ないし3サイクル分だけ選択的に遅延しうるレイテンシーモードを有し、かつ直列結合された2段構造の出力ラッチを備えるシンクロナスDRAM等において、レイテンシー2の読み出しモードで第1段出力ラッチをラッチ動作させ、第2段出力ラッチをスルー動作させるとともに、第1段出力ラッチに供給される出力ラッチ制御信号の生成タイミングをレイテンシーごとに切り換えることで、第2段出力ラッチに供給される出力ラッチ制御信号の生成タイミングを最短の状態で固定化しつつ、第1段出力ラッチに供給される出力ラッチ制御信号の生成タイミングを遅延サイクル数に応じて最適化す That is, it has 1 to latency mode can be selectively delayed three cycles of time, for example, the clock signal to the first read data from being a column address strobe signal is valid level is output, and the series combination in synchronous DRAM or the like having an output latch of the two-stage structure that is, to latch operation of the first stage output latch in a read mode latency 2, the second-stage output latch causes the through operation, supplied to the first stage output latch by switching the generation timing of the output latch control signal for each latency, while fixing the timing of generating the output latch control signal supplied to the second stage output latch in the shortest state, it is supplied to the first stage output latch It is optimized in accordance with the number of delay cycles generation timing of that output latch control signal ことができる。 It is possible. この結果、そのレイテンシー3の読み出しモードにおけるアクセスタイムを犠牲にすることなく、レイテンシーモードを有するシンクロナスDRAM等の動作マージンを高め、その動作を安定化することができる。 As a result, without sacrificing access time in the read mode of the latency 3, increase the operation margin, such as a synchronous DRAM having a latency mode, it is possible to stabilize the operation.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明が適用されたシンクロナスDRAMの一実施例を示すブロック図である。 1 is a block diagram showing an embodiment of a synchronous DRAM to which the invention is applied.

【図2】図1のシンクロナスDRAMに含まれるデータ入出力回路の一実施例を示すブロック図である。 2 is a block diagram showing an embodiment of a data output circuit included in the synchronous DRAM of FIG.

【図3】図2のデータ入出力回路の一実施例を示す部分的な回路図である。 3 is a partial circuit diagram showing an embodiment of a data output circuit of FIG.

【図4】図1のシンクロナスDRAMに含まれるタイミング発生回路の一実施例を示す部分的な回路図である。 4 is a partial circuit diagram showing an embodiment of a timing generation circuit included in the synchronous DRAM of FIG.

【図5】図1のシンクロナスDRAMのレイテンシー1 FIG. 5 is a latency of synchronous DRAM shown in FIG. 1 1
の読み出しモードの一実施例を示す信号波形図である。 Is a signal waveform diagram showing an embodiment of a read mode.

【図6】図1のシンクロナスDRAMのレイテンシー2 [6] latency of synchronous DRAM shown in FIG. 1 2
の読み出しモードの一実施例を示す信号波形図である。 Is a signal waveform diagram showing an embodiment of a read mode.

【図7】図1のシンクロナスDRAMのレイテンシー3 [7] latency of synchronous DRAM shown in FIG. 1 3
の読み出しモードの一実施例を示す信号波形図である。 Is a signal waveform diagram showing an embodiment of a read mode.

【図8】この発明に先立って本願発明者等が開発したシンクロナスDRAMのレイテンシー2の読み出しモードの一例を示す信号波形図である。 8 is a signal waveform diagram showing an example of a read mode latency second synchronous DRAM present inventors have developed prior to the present invention.

【図9】図1及び図8のシンクロナスDRAMのデータ入出力回路に含まれる出力ラッチの動作形態を比較説明するための概念図である。 9 is a conceptual diagram for a comparison to illustrate the operation mode of the output latch included in the data output circuit of the synchronous DRAM of FIG. 1 and FIG.

【図10】図1のシンクロナスDRAMを応用したコンピュータシステムの一実施例を示すシステム構成図である。 10 is a system configuration diagram showing an embodiment of a computer system which applies the synchronous DRAM of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

BNK0〜BNK1……バンク、MARY……メモリアレイ、RD……ロウアドレスデコーダ、SA……センスアンプ、CD……カラムアドレスデコーダ、MA……メインアンプ、RB……ロウアドレスバッファ、CB…… BNK0~BNK1 ...... banks, MARY ...... memory array, RD ...... row address decoder, SA ...... sense amplifier, CD ...... column address decoder, MA ...... main amplifier, RB ...... row address buffer, CB ......
カラムアドレスバッファ、BS……バンク選択回路、I Column address buffer, BS ...... bank selection circuit, I
O……データ入出力回路、TG……タイミング発生回路。 O ...... data input and output circuit, TG ...... timing generation circuit. D0〜DF……データ入出力端子、DIB0〜DI D0~DF ...... data input and output terminals, DIB0~DI
BF……データ入力バッファ、IL0〜ILF……入力ラッチ、DBUS0〜DBUSF……内部データバス、 BF ...... data input buffer, IL0~ILF ...... input latch, DBUS0~DBUSF ...... internal data bus,
OL10〜OL1F……第1段出力ラッチ、OL20〜 OL10~OL1F ...... first stage output latch, OL20~
OL2F……第2段出力ラッチ、DOB0〜DOBF… OL2F ...... the second-stage output latch, DOB0~DOBF ...
…データ出力バッファ。 ... data output buffer. DOC……出力制御信号、OL DOC ...... output control signal, OL
1〜OL2……出力ラッチ制御信号。 1~OL2 ...... output latch control signal. CLK……クロック信号、CLKB……クロックバッファ、OL1G〜O CLK ...... clock signal, CLKB ...... clock buffer, OL1G~O
L2G……出力ラッチ制御信号発生回路。 L2G ...... output latch control signal generating circuit. NO1〜NO NO1~NO
2……ノア(NOR)ゲート、NA1〜NA5……ナンド(NAND)ゲート、OG1……オア(OR)ゲート、CV1〜CV6……クロックドインバータ、V1〜 2 ...... Noah (NOR) gate, NA1~NA5 ...... NAND (NAND) gate, OG1 ...... OR (OR) gate, CV1~CV6 ...... clocked inverter, V1~
VC……CMOSインバータ、N1〜N2……NチャンネルMOSFET、DL1〜DL5……遅延回路。 VC ...... CMOS inverter, N1~N2 ...... N-channel MOSFET, DL1~DL5 ...... delay circuit. Y0 Y0
〜Yi……内部アドレス信号、O1……第1段出力ラッチ出力信号、O2……第2段出力ラッチ出力信号。 ~Yi ...... internal address signal, O1 ...... first stage output latch output signal, O2 ...... second stage output latch output signal. CP CP
U……中央処理装置、SBUS……システムバス、RA U ...... central processing unit, SBUS ...... system bus, RA
M1〜RAM2……ランダムアクセスメモリ、ROM… M1~RAM2 ...... random access memory, ROM ...
…リードオンリーメモリ、DPYC……ディスプレイ制御装置、VRAM……画像メモリ、DPY……ディスプレイ装置、PERC……周辺装置コントローラ、KBD ... read-only memory, DPYC ...... display controller, VRAM ...... image memory, DPY ...... display device, PERC ...... peripheral controller, KBD
……キーボード、EXM……外部記憶装置、POWS… ...... keyboard, EXM ...... an external storage device, POWS ...
…電源装置。 ... power supply.

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 所定のクロック信号に従って同期動作し、かつ所定の起動制御信号に対して上記クロック信号の1ないし3サイクル分だけ読み出しデータの出力をそれぞれ遅らせる第1ないし第3のレイテンシーモードを有するものであって、さらに、第1の出力ラッチ制御信号に従って動作し、上記第1のレイテンシーモードにおいてスルー動作され、第2又は第3のレイテンシーモードにおいてラッチ動作される第1段出力ラッチと、第2 1. A synchronization operation in accordance with a predetermined clock signal, and having first to third latency mode delaying the outputs of only the read data from 1 to 3 cycles of the clock signal relative to a predetermined start control signal be one further operating in accordance with the first output latch control signal, is through operation in the first latency mode, a first stage output latches latch operation in the second or third latency mode, the 2
    の出力ラッチ制御信号に従って動作し、上記第1又は第2のレイテンシーモードにおいてスルー動作され、第3 It operates according to the output latch control signal, is through operation in the first or second latency mode, third
    のレイテンシーモードにおいてラッチ動作される第2段出力ラッチとを含むデータ入出力回路を具備することを特徴とする半導体記憶装置。 The semiconductor memory device characterized by comprising a data input-output circuit including a second-stage output latches latch operation in latency mode.
  2. 【請求項2】 上記第1の出力ラッチ制御信号は、レイテンシーモードに応じてその生成タイミングが変化され、上記第2の出力ラッチ制御信号は、レイテンシーモードに関係なくその生成タイミングが固定されるものであって、上記半導体記憶装置は、その読み出しモードのクロック信号に対するアクセスタイムが上記第2の出力ラッチ制御信号の生成タイミングによって律則されるものであることを特徴とする請求項1の半導体記憶装置。 Wherein said first output latch control signal, the generation timing is changed according to the latency mode, the second output latch control signal, which its generation timing regardless latency mode is fixed a is, the semiconductor memory device, the semiconductor memory according to claim 1, the access time for the clock signal of the read mode is characterized in that which is governed by the generation timing of the second output latch control signal apparatus.
  3. 【請求項3】 上記半導体記憶装置は、シンクロナスD Wherein said semiconductor memory device, a synchronous D
    RAMであって、上記起動制御信号は、カラムアドレスストローブ信号であることを特徴とする請求項1又は請求項2の半導体記憶装置。 A RAM, the start control signal, the semiconductor memory device according to claim 1 or claim 2, characterized in that a column address strobe signal.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963483A (en) * 1997-08-28 1999-10-05 Hitachi, Ltd. Synchronous memory unit
US6181609B1 (en) 1998-09-17 2001-01-30 Nec Corporation Semiconductor memory device having circuit for controlling data-output timing
US6552959B2 (en) 2001-06-18 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device operable for both of CAS latencies of one and more than one

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