KR19990040607A - Semiconductor package and manufacturing method - Google Patents
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Abstract
본 발명에 의한 반도체 패키지 및 그 제조방법은, 다이 패드와, 상기 다이 패드 상에 탑재되며, 중앙부에 본딩 패드가 형성된 반도체 칩과, 상기 본딩 패드와 와이어 본딩될 부분이, 상기 반도체 칩의 수평 위치보다 높게 위치하도록 절곡된 내부리드와, 상기 내부리드와 일체로 연결된 외부리드와, 상기 본딩 패드와 상기 내부리드의 절곡된 부분을 전기적으로 연결하는 금속 와이어 및, 상기 외부리드를 제외한 각 부에 봉지된 성형수지로 이루어져, 1) 칩의 사이즈가 커질 경우나 또는 성형수지를 몰딩하는 공정 진행시, 와이어의 늘어짐 현상이나 또는 처짐 현상으로 인해 필연적으로 발생되던 칩 에지 부분에서의 와이어 접촉 문제를 해소할 수 있게 되고, 2) 센터 패드를 갖는 칩을 LOC 패키지에 적용한 경우에 비하여 조립 공정의 원가 절감을 실현할 수 있게 된다.A semiconductor package and a method of manufacturing the same according to the present invention include a die pad, a semiconductor chip mounted on the die pad, and having a bonding pad formed at a central portion thereof, and a portion to be wire bonded to the bonding pad in a horizontal position of the semiconductor chip. An inner lead bent to a higher position, an outer lead integrally connected to the inner lead, a metal wire electrically connecting the bonding pad and the bent portion of the inner lead, and an encapsulation portion except for the outer lead 1) It is possible to solve the problem of wire contact at the edge of the chip which is inevitably caused by the sagging or sagging of the wire when the size of the chip is increased or when the molding resin is molded. And 2) cost reduction in the assembly process as compared to the case where the chip with the center pad is applied to the LOC package. Will be.
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 재래식 패키지(conventional package)에 센터 패드를 갖는 칩을 적용한 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package and a method of manufacturing the same, in which a chip having a center pad is applied to a conventional package.
전자기기의 박형화·소형화 추세에 따라 반도체 소자를 탑재하는 패키징(packaging) 기술도 고속, 고기능, 고밀도 실장이 요구되고 있다. 이러한 요구에 부응하여 LOC 패키지가 등장하게 되었으며, 이후에도 지속적으로 플라스틱 패키지의 박형화를 이룰 수 있는 구조가 제안되고 있다.BACKGROUND With the trend of thinning and miniaturization of electronic devices, packaging technologies for mounting semiconductor devices are also required to have high speed, high functionality, and high density mounting. In response to these demands, LOC packages have emerged, and thereafter, a structure that can achieve a thin plastic package has been proposed.
특히, LOC 구조를 적용한 패키징 기술은 패키지 내에 탑재 가능한 칩 사이즈의 확대, 칩과 리드 프레임 설계 자유도의 향상, 다이 패드를 이용한 종래의 패키지 대비 신뢰성 향상 등과 같은 여러 장점을 지니고 있어, 새로운 어셈블리 기술로 그 적용 범위가 점차 확대되고 있는 추세이다. 칩의 중앙부에 본딩 패드가 일렬로 배열되는 센터 패드 칩(center pad chip)은 칩 레이 아웃(layout)의 단순화와 소형화에 알맞은 구조라, LOC 패키지에 상기 구조의 칩을 탑재해 줄 경우, 이러한 장점이 더욱 일반화될 수밖에 없다. 도 1에는 이러한 장점을 갖는 종래의 LOC 패키지 구조를 도시한 단면도가 제시되어 있다.In particular, the packaging technology using the LOC structure has several advantages such as increasing the chip size that can be mounted in a package, increasing the degree of freedom of chip and lead frame design, and improving reliability compared to conventional packages using die pads. The scope of application is gradually increasing. The center pad chip in which the bonding pads are arranged in a line at the center of the chip is suitable for simplification and miniaturization of the chip layout, and this advantage is advantageous when the chip of the structure is mounted in the LOC package. It is bound to become more general. Figure 1 shows a cross-sectional view of a conventional LOC package structure having this advantage.
상기 단면도를 참조하면, 종래의 LOC 패키지는 크게, 본딩 패드(12)가 형성된 부분의 칩(10) 표면이 노출되도록, 반도체 칩(10) 상에는 접착 테이프(14)를 매개체로하여 리드(16)(내부 및 외부리드(16a),(16b))가 부착되고, 상기 반도체 칩(10)의 각 본딩 패드(12)는 금속 와이어(18)에 의해 상기 내부리드(16a) 상의 Ag 도금층(20)에 대응하여 전기적으로 연결되며, 상기 외부리드(16b)를 제외한 각 부(10),(14),(16a),(18)에는 성형수지인 EMC(22)가 봉지되는 구조로 이루어져 있음을 알 수 있다.Referring to the cross-sectional view, the conventional LOC package is large, the lead 16 on the semiconductor chip 10 via the adhesive tape 14 to expose the surface of the chip 10 of the portion where the bonding pad 12 is formed. (Inner and Outer Leads 16a, 16b) are attached, and each bonding pad 12 of the semiconductor chip 10 is formed by the metal wire 18 on the Ag plating layer 20 on the inner lead 16a. It is electrically connected to each other, and the parts 10, 14, 16a, and 18 except for the external lead 16b have a structure in which an EMC 22, which is a molding resin, is encapsulated. Can be.
그러나, 상기 구조의 LOC는 이같은 장점에도 불구하고 반도체 소자가 고집적화될 경우, 칩(10) 사이즈 및 그 표면적이 작아져 내부리드(16a)를 칩(10)의 표면에 배열할 공간이 부족하게 되므로 LOC 패키지 구조를 적용하기 어렵다는 점, 그리고 리드(16) 제작시 고가인 절연 재질의 접착 테이프(14)를 부착해 주어야 하므로 이로 인해 LOC 패키지의 조립 원가 상승이 초래된다는 점 등의 단점을 가져, 이에 대한 개선책이 지속적으로 이루어지고 있는 실정이다.However, the LOC of the above structure has such advantages that when the semiconductor device is highly integrated, the size of the chip 10 and its surface area become small, so that the space for arranging the inner lead 16a on the surface of the chip 10 is insufficient. It is difficult to apply the LOC package structure, and it is necessary to attach the adhesive tape 14 of the expensive insulating material when manufacturing the lead 16, which leads to a rise in the assembly cost of the LOC package, such as this, Improvements are being made continuously.
따라서, 최근에는 센터 패드를 갖는 칩을 LOC 패키지가 아닌 재래식 패키지에 적용하여 센터 패드를 갖는 반도체 칩의 장점을 계속 이용하면서 동시에 원가 절감의 효과도 볼 수 있는 반도체 패키지가 제안된 바 있다. 도 2에는 이러한 형태의 반도체 패키지 구조를 도시한 단면도가 제시되어 있다.Therefore, in recent years, a semiconductor package has been proposed in which a chip having a center pad is applied to a conventional package instead of a LOC package to continue to use the advantages of a semiconductor chip having a center pad and at the same time reduce the cost. 2 is a cross-sectional view showing a structure of a semiconductor package of this type.
도 2의 단면도를 참조하면, 센터 패드를 갖는 반도체 칩을 재래식 패키지에 적용한 구조의 반도체 패키지는 크게, 다이 패드(50) 상에는 반도체 칩(52)이 탑재되고, 상기 다이 패드(50)의 외각부에는 다수개의 리드(56)(내부 및 외부리드(56a),(56b))가 배치되며, 상기 반도체 칩(52)의 각 본딩 패드(54)는 금속 와이어(58)에 의해 상기 내부리드(56a) 상의 Ag 도금층(60)에 대응하여 전기적으로 연결되고, 상기 외부리드(56b)를 제외한 각 부(50),(52),(56a),(58)에는 성형수지인 EMC(62)가 봉지되는 구조로 이루어져 있음을 알 수 있다.Referring to the cross-sectional view of FIG. 2, a semiconductor package having a structure in which a semiconductor chip having a center pad is applied to a conventional package, a semiconductor chip 52 is mounted on a die pad 50, and an outer portion of the die pad 50 is provided. A plurality of leads 56 (inner and outer leads 56a, 56b) are disposed in the respective bonding pads 54 of the semiconductor chip 52 by the metal wires 58. Is electrically connected to the Ag plating layer 60 on the top surface), and each of the parts 50, 52, 56a, and 58 except for the outer lead 56b is encapsulated with an EMC 62, which is a molding resin. It can be seen that the structure is made.
그러나, 상기 구조를 가지도록 반도체 패키지를 제조할 경우에는 칩(52) 사이즈가 커질 경우나 또는 성형수지를 몰딩하는 공정을 진행할 경우에 있어서, 와이어(58)의 늘어짐 현상 또는 처짐 현상이 야기되어져, 참조부호 Ⅰ로 표시된 부분에서 와이어(58)가 칩(52)의 에지 부위(64)에 접촉되는 현상이 발생하게 된다.However, when the semiconductor package is manufactured to have the above structure, when the size of the chip 52 increases or when the molding resin is molded, the wire 58 may sag or sag. In the portion indicated by the reference I, the wire 58 comes into contact with the edge portion 64 of the chip 52.
이를 개선하기 위한 한 방법으로서, 도2의 패키지와 기본 구조는 동일하게 가져가되, 다이 패드(50)의 다운 셋(down set)량을 증가시켜 주어 내부리드(56a)가 반도체 칩(52)과 거의 수평한 위치(또는 약간 높은 위치)에 놓여지도록 위치를 얼라인해 준 뒤, 본딩 패드(54)와 내부리드(56a)가 금속 와이어(58)에 의해 연결되도록 반도체 패키지를 제조하는 기술이 제안된 바 있으나, 이 경우에는 제작 및 공정 진행상의 문제로 인해 다이 패드(50)의 다운 셋 량에 한계가 따르게 되므로, 이 기술을 이용하여 와이어(58)와 칩(52) 에지 부위(64) 간의 접촉 문제를 해결하기는 어려운 상태이다.As a way of improving this, the package and basic structure of FIG. 2 are the same, but the amount of down set of the die pad 50 is increased, so that the inner lead 56a is formed of the semiconductor chip 52. A technique is proposed in which a semiconductor package is manufactured such that the bonding pads 54 and the inner lead 56a are connected by metal wires 58 after the positions are aligned so that they are in a substantially horizontal position (or a slightly higher position). However, in this case, a limit is placed on the amount of the downset of the die pad 50 due to manufacturing and process progression problems. Therefore, the edge portion 64 between the wire 58 and the chip 52 may be used using this technique. Solving contact problems is difficult.
이에 본 발명의 과제는, 리드의 끝단(tip) 구조를 변경시켜 반도체 칩의 수평 위치보다 소정 높이 위로 올라간 지점에 내부리드가 위치하도록 반도체 패키지를 제조해 주므로써, 재래식 패키지에 센터 패드를 갖는 반도체 칩 적용시 야기되는 금속 와이어와 칩 에지 부위 간의 접촉 문제를 해결할 수 있도록 함과 동시에 패키지 조립 공정의 원가 절감을 실현할 수 있도록 한 반도체 패키지 및 그 제조방법에 관한 것이다.Accordingly, an object of the present invention is to change the tip structure of the lead to manufacture the semiconductor package so that the inner lead is located at a point raised above a predetermined height above the horizontal position of the semiconductor chip, the semiconductor having a center pad in the conventional package The present invention relates to a semiconductor package and a method of manufacturing the same, which can solve a problem of contact between a metal wire and a chip edge caused when a chip is applied, and at the same time realize cost reduction of a package assembly process.
도 1은 종래의 LOC 패키지의 구조를 도시한 단면도,1 is a cross-sectional view showing the structure of a conventional LOC package,
도 2는 센터 패드를 갖는 반도체 칩을 재래식 패키지 제조에 적용한 종래의 반도체 패키지 구조를 도시한 단면도,2 is a cross-sectional view showing a conventional semiconductor package structure in which a semiconductor chip having a center pad is applied to conventional package manufacture;
도 3 내지 도 5는 본 발명의 제 1 실시예에 의한 반도체 패키지 제조방법을 도시한 공정수순도,3 to 5 are process flowcharts illustrating a method of manufacturing a semiconductor package according to a first embodiment of the present invention;
도 6 내지 도 8은 본 발명의 제 2 실시예에 의한 반도체 패키지 제조방법을 도시한 공정수순도.6 to 8 are process flowcharts illustrating a method of manufacturing a semiconductor package according to a second embodiment of the present invention.
상기 과제를 달성하기 위하여 본 발명에서는, 다이 패드와, 상기 다이 패드 상에 탑재되며, 중앙부에 본딩 패드가 형성된 반도체 칩과, 상기 본딩 패드와 와이어 본딩될 부분이, 상기 반도체 칩의 수평 위치보다 높게 위치하도록 절곡된 내부리드와, 상기 내부리드와 일체로 연결된 외부리드와, 상기 본딩 패드와 상기 내부리드의 절곡된 부분을 전기적으로 연결하는 금속 와이어 및, 상기 외부리드를 제외한 각 부에 봉지된 성형수지로 이루어진 반도체 패키지가 제공된다.MEANS TO SOLVE THE PROBLEM In this invention, the die pad, the semiconductor chip mounted on the said die pad, and the bonding pad was formed in the center part, and the part to be wire-bonded with the said bonding pad are higher than the horizontal position of the said semiconductor chip. An inner lead bent to be positioned, an outer lead integrally connected with the inner lead, a metal wire electrically connecting the bonding pad and the bent portion of the inner lead, and a molding encapsulated in each part except the outer lead There is provided a semiconductor package made of a resin.
상기 과제를 달성하기 위하여 본 발명에서는, 내부리드와 외부리드 및 다이 패드가 구비된 리드 프레임을 준비하는 단계와, 상기 내부리드의 내측 단부를 소정 부분 절곡시켜, 이 절곡된 부분이 그 이외의 다른 부분보다 높게 위치하도록 가공하는 단계와, 상기 다이 패드 상에 반도체 칩을 부착하는 단계와, 상기 본딩 패드와 상기 내부리드의 절곡된 부분을 와이어 본딩하는 단계 및, 상기 외부리드를 제외한 각 부를 성형수지로 봉지하는 단계로 이루어진 반도체 패키지 제조방법이 제공된다.In order to achieve the above object, according to the present invention, there is provided a lead frame including an inner lead, an outer lead, and a die pad, and the inner end of the inner lead is bent a predetermined portion so that the bent portion is different from the other. Processing to be positioned higher than the portion, attaching a semiconductor chip on the die pad, wire bonding the bent portion of the bonding pad and the inner lead, and molding each portion except the outer lead. Provided is a method of manufacturing a semiconductor package comprising a step of sealing with.
이때, 상기 내부리드는 상향 절곡부 및, 상기 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부로 이루어진 구조를 가지거나 또는 상향 절곡부와, 상기 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부 및, 상기 수평 절곡부의 끝단에 연결된 하향 절곡부로 이루어진 구조를 가지도록 가공되며, 이 경우 상기 상향 절곡부 및 하향 절곡부는 그 높이가 최소한 100㎛ 이상의 높이를 가지도록 제작해 주는 것이 바람직하다.In this case, the inner lead has a structure consisting of an upward bent portion, a horizontal bent portion integrally connected to the end of the upward bent portion or an upward bent portion, a horizontal bent portion integrally connected to the end of the upward bent portion, and the horizontal It is processed to have a structure consisting of a downward bent portion connected to the end of the bent portion, in this case, it is preferable that the height of the upward bent portion and the downward bent portion to have a height of at least 100㎛.
본 실시예에 의하면, 반도체 패키징시, 칩의 수평 위치보다 상대적으로 높은 위치에 내부리드가 놓여지게 되므로, 재래식 패키지에 센터 패드를 갖는 칩을 적용했을 때 발생되는 금속 와이어와 칩의 에지 부위 간의 접촉 현상을 방지할 수 있게 된다.According to the present embodiment, since the inner lead is placed at a position relatively higher than the horizontal position of the chip during semiconductor packaging, the contact between the metal wire and the edge portion of the chip generated when the chip having the center pad is applied to the conventional package The phenomenon can be prevented.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3 내지 도 5는 본 발명의 제 1 실시예에 의한 반도체 패키지 제조방법을 도시한 공정수순도를 나타내고, 도 6 내지 도 8은 본 발명의 제 2 실시예에 의한 반도체 패키지 제조방법을 도시한 공정수순도를 나타낸다. 상기 공정수순도를 참조하면, 제 1 실시예와 제 2 실시예에서 제시된 반도체 패키지는 내부리드(106)의 구체적인 형상에만 다소 차이가 있을 뿐, 기타 다른 부분의 기본 구조는 동일함을 알 수 있다.3 to 5 show process flowcharts illustrating a method of manufacturing a semiconductor package according to a first embodiment of the present invention, and FIGS. 6 to 8 illustrate a method of manufacturing a semiconductor package according to a second embodiment of the present invention. Process purity is shown. Referring to the process flow chart, it can be seen that the semiconductor package shown in the first and second embodiments is only slightly different in the specific shape of the inner lead 106, and the basic structure of the other parts is the same. .
도 5 및 도 9를 참조하면, 본 발명에서 제시된 반도체 패키지는 크게, 다이 패드(100)에는 중앙부에 본딩 패드(104)가 형성된 반도체 칩(102)이 탑재되고, 상기 다이 패드(100) 주위에는 상기 본딩 패드(104)와 와이어 본딩될 부분이 상기 칩(102)의 수평 위치보다 높게 위치하도록 절곡된 내부리드(106)가 놓여지며, 상기 내부리드(106)에는 외부리드(108)가 일체로 연결되고, 상기 칩(102) 상의 본딩 패드(104)는 금속 와이어(112)에 의해 상기 내부리드(106)의 절곡된 부분에 도금된 Ag 도금층(110)에 대응하여 전기적으로 연결되며, 상기 외부리드(108)를 제외한 각 부(100),(102),(106),(112)에는 성형수지인 EMC(114)가 봉지되는 구조로 이루어져 있음을 알 수 있다.Referring to FIGS. 5 and 9, the semiconductor package according to the present invention is largely mounted on the die pad 100 with a semiconductor chip 102 having a bonding pad 104 formed at a center thereof, and around the die pad 100. The inner lead 106 is bent so that the bonding pad 104 and the portion to be wire bonded are positioned higher than the horizontal position of the chip 102, and the outer lead 108 is integrally formed on the inner lead 106. The bonding pad 104 on the chip 102 is electrically connected in correspondence with the Ag plating layer 110 plated on the bent portion of the inner lead 106 by the metal wire 112, and the outer surface of the bonding pad 104. It can be seen that each of the parts 100, 102, 106, and 112 except the lead 108 has a structure in which the EMC 114, which is a molding resin, is encapsulated.
이때, 상기 내부리드(106)는 도 5의 공정수순도에서와 같이 상향 절곡부(106a)와 상기 상향 절곡부(106a)의 끝단에 일체로 연결된 수평 절곡부(106b)로 이루어지는 구조를 가지도록 제작할 수도 있고, 반면 도 9의 공정수순도에서와 같이 상향 절곡부(106a)와, 상기 상향 절곡부(106a)의 끝단에 일체로 연결된 수평 절곡부(106b) 및, 상기 수평 절곡부(106b)의 끝단에 연결된 하향 절곡부(106c)로 이루어진 구조를 가지도록 제작할 수도 있다.At this time, the inner lead 106 has a structure consisting of an upward bent portion 106a and a horizontal bent portion 106b integrally connected to an end of the upward bent portion 106a as in the process flow diagram of FIG. 5. Alternatively, as shown in the process flow diagram of FIG. 9, the upward bent portion 106a, the horizontal bent portion 106b integrally connected to the ends of the upward bent portion 106a, and the horizontal bent portion 106b. It may be manufactured to have a structure consisting of a downward bent portion (106c) connected to the end of.
이 경우, 상기 상향 절곡부(106a) 및 하향 절곡부(106c)는 그 높이가 최소한 100㎛ 이상의 높이를 가지도록 제작해 주는 것이 바람직하며, 상기 상향 절곡부(106a)와 수평 절곡부(106b)간 또는 상기 수평 절곡부(106b)와 하향 절곡부(106c) 간의 각도는 190。 범위 내에서 조절 가능하나, 바람직하게는 서로 90。의 각도를 유지하도록 가공해 주는 것이 좋다.In this case, the upward bent portion 106a and the downward bent portion 106c are preferably manufactured to have a height of at least 100 μm or more, and the upward bent portion 106a and the horizontal bent portion 106b. The angle between the liver or the horizontal bent portion 106b and the downward bent portion 106c can be adjusted within the range of 190 °, but preferably it is processed to maintain the angle of 90 ° to each other.
따라서, 제 1 및 제 2 실시예에서 제시된 반도체 패키지는 다음의 제 3 단계 공정을 거쳐 제조된다.Thus, the semiconductor packages presented in the first and second embodiments are manufactured through the following third step process.
제 1 단계로서, 도 3 또는 도 6의 공정수순도에 도시된 바와 같이 금속 박막을 에칭 또는 프레스 타발하여, 내부리드(106)와 외부리드(108) 및 다이 패드(100)로 이루어진 리드 프레임을 제작한 뒤, 상기 내부리드(106)의 내측 단부를 소정 부분 절곡시켜, 이 절곡된 부분이 그 이외의 다른 부분보다 높게 위치하도록 가공해 준다.As a first step, a lead frame composed of an inner lead 106, an outer lead 108, and a die pad 100 is etched or pressed by a metal thin film as shown in the process flow chart of FIG. 3 or 6. After fabrication, the inner end of the inner lead 106 is bent a predetermined portion, and the bent portion is processed so as to be positioned higher than other portions.
이때, 상기 내부리드(106)는 도 3의 공정수순도에 제시된 바와 같이 100㎛ 이상의 높이를 갖는 상향 절곡부(106a)와, 상기 상향 절곡부(106a)의 끝단에 일체로 연결된 수평 절곡부(106b)로 구성되도록 제작할 수도 있고, 반면 도 6의 공정수순도에 도시된 바와 같이 100㎛ 이상의 높이를 갖는 상향 절곡부(106a)와, 상기 상향 절곡부(106a)의 끝단에 일체로 연결된 수평 절곡부(106b) 및, 상기 수평 절곡부(106b)의 끝단에 연결된 100㎛ 이상의 높이를 갖는 하향 절곡부(106c)로 구성되도록 제작할 수도 있다.In this case, the inner lead 106 is an upward bent portion 106a having a height of 100 μm or more, and a horizontal bent portion integrally connected to an end of the upward bent portion 106a, as shown in the process flow diagram of FIG. 3. 106b) may be manufactured, while the upper bent portion 106a having a height of 100 μm or more, and a horizontal bent integrally connected to the end of the upward bent portion 106a, as shown in the process flow diagram of FIG. 6. It may be manufactured to be composed of a portion 106b and a downward bent portion 106c having a height of 100 μm or more connected to an end of the horizontal bent portion 106b.
이와 같이, 상기 내부리드(106)의 내측 단부를 소정 부분 절곡시켜 준 것은 이후 반도체 칩(102) 탑재시, 이 절곡된 부분이 상기 반도체 칩(102)의 수평 위치보다 상대적으로 높은 위치에 놓여지도록 하여, 칩(102) 사이즈가 커질 경우나 또는 성형수지를 몰딩하는 공정을 진행할 경우에 있어서, 와이어(112)의 늘어짐 현상 이나 처짐 현상으로 인해 칩(102)의 에지 부분에서 금속 와이어(112)가 접촉되는 현상을 방지하기 위함이다.As such, the inner end of the inner lead 106 is bent a predetermined portion so that the bent portion is placed at a position relatively higher than the horizontal position of the semiconductor chip 102 when the semiconductor chip 102 is mounted thereon. Therefore, when the size of the chip 102 is increased or when the molding resin is molded, the metal wire 112 is formed at the edge portion of the chip 102 due to the sagging or sagging of the wire 112. This is to prevent the phenomenon of contact.
제 2 단계로서, 도 4 또는 도 7의 공정수순도에 도시된 바와 같이 상기 내부리드(106)의 수평 절곡부(106b) 상에만 선택적으로 Ag 도금층(110)을 형성하고, 상기 다이 패드(100) 상에 반도체 칩(102)을 탑재시킨 다음, 상기 칩(102) 상면의 본딩 패드(104)와 상기 내부리드(106) 상의 Ag 도금층(110)을 금속 와이어(112)를 이용하여 전기적으로 연결시켜 준다.As a second step, the Ag plating layer 110 is selectively formed only on the horizontal bend portion 106b of the inner lead 106 as shown in the process flow chart of FIG. 4 or 7, and the die pad 100 ), And then electrically connecting the bonding pad 104 of the upper surface of the chip 102 to the Ag plating layer 110 of the inner lead 106 using the metal wire 112. Let it be.
이와 같이, 상기 Ag 도금층(110)을 형성해 준 것은 금속 와이어(112)와 상기 내부리드(106) 간의 접착 특성을 형상시켜 주기 위한 것으로, 상기 도금층(110) 형성없이 곧바로 금속 와이어(112)를 부착시켜 주는 방식으로 공정을 진행해 줄 수도 있다.As such, the Ag plating layer 110 is formed to form an adhesive property between the metal wire 112 and the inner lead 106. The metal wire 112 is directly attached without forming the plating layer 110. You can also proceed with the process in a way that makes sense.
제 3 단계로서, 도 5 또는 도 8의 공정수순도에 도시된 바와 같이 상기 외부리드(108)를 제외한 각 부(100),(102),(106),(112)를 성형수지인 EMC(114)로 봉지하고, 상기 외부리드(108)를 절곡시켜 주므로써, 패키지 제조를 왼료한다.As a third step, the parts 100, 102, 106, and 112 except for the external lead 108 may be formed of EMC, which is a molding resin, as shown in FIG. 5 or FIG. 8. 114), and the outer lead 108 is bent to complete the manufacture of the package.
이상에서 살펴본 바와 같이 본 발명에 의하면, 재래식 패키지에 센터 패드를 갖는 반도체 칩 적용시, 내부리드(106)의 절곡된 부분이 반도체 칩(102)의 수평 위치보다 상대적으로 높은 위치에 놓여지도록 패키징 공정을 진행해 주므로써, 1) 칩(102)의 사이즈가 커질 경우나 또는 성형수지를 몰딩하는 공정 진행시, 와이어(112)의 늘어짐 현상이나 또는 처짐 현상으로 인해 필연적으로 발생되던 칩 에지 부분에서의 와이어(112) 접촉 문제를 해소할 수 있게 되고, 2) 센터 패드를 갖는 칩을 LOC 패키지에 적용한 경우에 비하여 조립 공정의 원가 절감을 실현할 수 있게 된다.As described above, according to the present invention, when applying a semiconductor chip having a center pad to a conventional package, the packaging process so that the bent portion of the inner lead 106 is placed at a position relatively higher than the horizontal position of the semiconductor chip 102 As a result, 1) the wire at the edge of the chip, which is inevitably generated due to sagging or sagging of the wire 112 when the size of the chip 102 increases or during the process of molding the molding resin. (112) The contact problem can be solved, and 2) the cost reduction of the assembly process can be realized as compared with the case where the chip having the center pad is applied to the LOC package.
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