KR19990035871A - 박막 전자 장치와 그 장치 제조 방법 - Google Patents

박막 전자 장치와 그 장치 제조 방법 Download PDF

Info

Publication number
KR19990035871A
KR19990035871A KR1019980700532A KR19980700532A KR19990035871A KR 19990035871 A KR19990035871 A KR 19990035871A KR 1019980700532 A KR1019980700532 A KR 1019980700532A KR 19980700532 A KR19980700532 A KR 19980700532A KR 19990035871 A KR19990035871 A KR 19990035871A
Authority
KR
South Korea
Prior art keywords
film
anode
anodization
thickness
silicon
Prior art date
Application number
KR1019980700532A
Other languages
English (en)
Other versions
KR100430187B1 (ko
Inventor
크리스토퍼 아더 로우리
제임스 에드워드 커랜
Original Assignee
엠. 제이. 엠. 반캄
코닌클리케 필립스 일렉트로닉스 엔. 브이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠. 제이. 엠. 반캄, 코닌클리케 필립스 일렉트로닉스 엔. 브이 filed Critical 엠. 제이. 엠. 반캄
Publication of KR19990035871A publication Critical patent/KR19990035871A/ko
Application granted granted Critical
Publication of KR100430187B1 publication Critical patent/KR100430187B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31683—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures
    • H01L21/31687—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures by anodic oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

양극산화법(anodising)은 평판 디스플레이(flat-panel display) 또는 다른 대면적 박막 전자 장치의 제조시에 절연막(12)을 형성하는 데 사용할 수 있다. 양극산화가능한 재료(예, Al)인 제 1 막(1, 101)은, 그의 두께의 일부를 통해 양극의 제 2 막을 형성시키기 위해 양극산화된다. 마스크 패턴(4), 예를 들어, 포토 레지스트로 된 마스크 패턴은, 제 2 막(2)이 적어도 그의 두께의 일부를 통해 에칭하여 제거되고 이 양극의 제 2 막(2)의 남아있는 부분과 접촉하는 양극의 제 3 막(3)을 형성하기 위해 다시 양극산화 단계가 수행되는 영역을 형성하도록 적어도 제 2 막 위에 제공된다. 본 제조방법은 전해 용액(20)내에서 역양극산화를 실행하는 것에 의해 제 2 막(2)의 에칭을 수행하여 간략화된다. 이 제 1 막(1, 101)은 역양극산화를 수행하기 위한 음극으로써 음으로 바이어스되고, 그 후에 다른 양극산화 단계에서는 양극의 동일한 전해 용액(20)내에서 제 3 막(3)을 형성하기 위한 양극으로써 제 1 막(1, 101)을 바이어스시키는 것에 의해 수행된다. 제 1 막(1)의 남아 있는 부분(11a, 11b)은 상부에 절연막(12)을 갖는 전도체 트랙이나 게이트 전극을 제공할 수 있는데, 이 절연막은 트랙/전극(11a,11b)상의 양극의 제 2 막(2)의 일부와 트랙/전극(11a,11b)의 경사진 측벽상의 양극의 제 3 막(3)의 일부를 포함한다. 교차하는 트랙(C2, 18)이나 TFT 채널 영역(15)은 절연된 트랙/전극(11a, 11b)위에 침착될 수 있다.

Description

박막 전자 장치와 그 장치 제조 방법
본 발명은 양극산화(anodising) 공정이 수행되는 박막 회로를 포함하는 전자 장치를 제조하는 방법에 관한 것이다. 본 장치는 평판 디스플레이(예를 들면, 액정 디스플레이)나, 대면적 이미지 센서나, 몇가지 다른 유형의 대면적 전자 장치(예를 들면, 박막 데이터 저장 또는 기억 장치 또는 열적 이미지 장치)일 수 있다. 본 발명은 또한 이러한 방법들에 의해 제조된 장치들에 관한 것이다.
현재, 대면적 전자 장치 응용을 위해, 유리 및 다른 저렴한 절연 기판상에 박막 트랜지스터(이후 "TFTs"라고 함) 및/또는 다른 반도체 회로 요소를 갖는 박막 회로를 개발하는 데 많은 관심이 집중되고 있다. 비결정 또는 다결정 반도체로 제조된 이와 같은 TFTs는 셀 매트릭스(cell matrix), 예를 들면, 본 명세서에서 그 전체 내용이 참조로 인용되는 미국 특허 명세서 US-A-5,130,829(Our ref:PHB 33646)에 개시된 평판 디스플레이(flat panel display)에서 스위칭 요소(swithing element)를 형성한다. 이러한 대면적 전자 장치는 상이한 재료들, 예를 들면, 금속 및 다른 전도성 재료, 절연 재료, 실리콘과 다른 반도체 재료들로 된 다양한 박막 패턴들을 포함한다.
양극산화 처리에 의해, 절연 재료로 덮혀진 양극산화가능한 재료의 몇몇 박막 전도체 패턴을 형성하는 것이 알려져 있다. 미국 특허 US-A-5, 202, 274(그 전체 내용이 본 명세서에서 참조로 인용됨)는, 스텝 커버리지(step coverage)를 개선하고 회로의 단락을 방지하기 위한 조치가 취해지는 방법을 개시하고 있다. US-A-5,202,274에 개시된 방법은,
(a) 기판 위에 양극산화가능한 제 1 막을 침착하는 단계와,
(b) 이 제 1 막의 적어도 일부를 그의 두께의 일부를 통해 양극산화시켜서 제 1 막 위에 양극의 제 2 막을 형성하는 단계와,
(c) 적어도 양극의 제 2 막 위에, 양극의 제 2 막의 선택된 영역을 노출시키는 윈도우(window)를 갖는 마스크 패턴을 제공하는 단계와,
(d) 양극의 제 2 막의 선택되어 노출된 영역을 그의 두께의 적어도 일부를 통해 에칭(etching)하여 제거하는 단계와,
(e) 제 1 막의 적어도 더 이상의 부분을 마스크 패턴내의 윈도우를 통해 양극산화시켜서 제 1 막 위에 양극의 제 2 막의 남아 있는 부분과 접촉하는 양극의 제 3 막을 형성하는 단계를 포함한다.
US-A-5,202,274에 개시된 방법에서, 양극산화가능한 재료는 알루미늄 합금이다. 다양한 전해 용액(electrolyte solution) 예를 들면, 주석산염 암모니아(ammonium tartrate), 주석산(tartaric acid), 또는 구연산(citric acid)의 수용액이 양극산화 단계 (b)와 (e)에 사용될 수 있다. 단계 (c) 내지 (e)의 마스크 패턴은 포토레지스트로 이루어지며, 건식 에칭법(dry-etching)이 단계 (d)에서 양극의 Al2O3의 선택되어 노출된 영역을 제거하기 위해 사용된다. BCl3, SiCl4, CCl4또는 PCl3는 이 건식 에칭 단계 (d)를 위하여 사용될 수 있다. 이들 공정 단계 (a) 내지 (e)는 알루미늄 합금의 전도체 트랙을 형성하기 위해 사용되는데, 이 알루미늄 합금 전도체 트랙은 트랙의 상부에 Al2O3의 양극의 제 2 막과 트랙의 경사진 측벽 위에 Al2O3의 양극의 제 3 막을 갖는다.
본 발명의 목적은 이와 같은 제조 방법을 단순화시키는 것이다.
본 발명에 따르면, 박막 회로(thin-film circuit)를 포함하는 전자 장치를 제조하는 방법이 제공되며, 이 방법은,
(a) 기판 위에 양극산화가능한 제 1 막을 침착하는 단계와,
(b) 제 1 막의 적어도 일부를 그의 두께의 일부를 통해 양극산화시켜서 이 제 1 막 위에 양극의 제 2 막을 형성하는 단계와,
(c) 적어도 양극의 제 2 막 위에, 양극의 제 2 막의 선택된 영역을 노출시키는 윈도우를 갖는 마스크 패턴을 제공하는 단계와,
(d) 양극의 제 2 막의 선택되어 노출된 영역을 그의 두께의 적어도 일부를 통해 에칭하여 제거하는 단계와,
(e) 제 1 막의 적어도 그 이상의 부분을 마스크 패턴내의 윈도우를 통해 양극산화시켜서 제 1 막 위에 양극의 제 2 막의 남겨진 부분과 접촉하는 양극의 제 3 막을 형성하는 단계를 포함하되
에칭 단계(d)는 양극의 제 2 막의 선택되어 노출된 영역을 그의 두께의 적어도 일부를 통해 역양극산화(reverse-anodising)시킴에 의해 전해 용액내에서 수행되며, 이 제 1 막은 역양극산화를 행하기 위해 음극으로써 음으로 바이어스되고, 그 후에 단계(e)는 양극의 제 3 막을 형성하기 위해 동일한 전해 용액내에서 제 1 막을 양극으로써 양으로 바이어스함에 의해 행해진다.
본 발명에 따른 이와 같은 방법에서 에칭 단계(d)는 후속하는 양극산화 단계(e)와 동일한 전해 용액내에서 행하여지는데, 단계(d)에서 음극으로써, 그리고 단계(e)에서 양극으로써 작용하도록 제 1 막을 역바이어스시킨다. 따라서, 본 발명에 따른 방법에서는, 단계(d)를 위한 건식 에칭 장비와 단계(e)를 위한 전해조(electrolytic bath) 간에 박막 장치를 이동시킬 필요가 없다. 게다가, 에칭 단계(d)와 또한 양극산화 단계(e)가 동일한 환경(단지 전기적 바이어스를 스위칭함에 의해)에서 행해지므로, 예를 들면, 종래의 에칭 단계(d)에서 이온 종류(ionic species) 또는 폭격(bombardment)에 의해 또는 주위로부터 양극의 막과 양극산화가능한 막이 오염될 위험이 감소된다. 이러한 오염될 위험 감소는 특히, 양극산화가능한 막이 전자 장치의 전자적인 활성화 영역(예를 들면, TFT 채널 영역)을 제공하는 반도체 재료로 이루어질 때에 유리하다.
본 발명에 따른 방법들은 다양한 회로 요소들과 부품들을 패턴닝하고 절연하는데 사용할 수 있다. 따라서, 예를 들면, 제 1 막의 남아있는 부분은 TFT의 전도체 트랙이나 게이트 전극을 제공할 수 있는데, 경사진 측벽 위에 양극의 제 3 막의 일부와 전도체 트랙 및/또는 게이트 전극의 상부에 양극의 제 2 막의 일부를 갖는다. 양극산화가능한 제 1 막의 재료는, 예를 들면, 적어도 바람직하게 알루미늄이나 탄탈륨일 수 있다. 이들 재료는 현재 대면적 전자 장치의 박막 회로에서 사용된다. 다른 형태로서, 양극산화가능한 제 1 막의 재료는 반도체일 수 있다(예를 들면, 적어도 바람직하게 실리콘). 이 경우에, 양극산화 단계(b)와 (d) 후에, 이 제 1 막의 남아있는 부분은 반도체 박막 회로 요소 섬(island)을 제공할 수 있으며, 그 위로 섬 상부에 양극의 제 2 막의 일부와 이 섬의 경사진 측벽 위에 양극의 제 3 막의 일부를 포함하는 절연 박막이 위치한다.
본 발명에 따른 이들 및 다른 특징들과, 그들의 장점들은 이제부터 다음과 같은 첨부된 도면을 참조하여 예로서 설명될 본 발명의 실시예들에서 구체적으로 예시된다.
도 1은 본 발명에 따른 방법에 의해서 제조된 전자 장치에서 박막 회로부분에 대한 단면도이다.
도 2는 본 발명에 따라 양극산화 및 역양극산화 단계에서 사용하기 위한 전해조와 관련된 회로의 개략도이다.
도 3 내지 8은 본 발명에 따른 방법에 의한 제조시에 연속적인 단계에서 도 1의 장치 구조물을 도시한 단면도이다.
도 9 및 10은 또한 본 발명에 따른 다른 방법에 의한 제조시에 연속적인 단계들에서 다른 박막 장치 구조물을 도시한 단면도이다.
모든 도면에서, 부분들의 상대적 크기과 배율은 이 도면들에서 분명하고 편리하게 도시하기 위해서 확대 또는 축소되었다. 동일하거나 유사한 참조 부호들은 전반적으로 상이한 실시예들에서 대응 또는 유사한 특징을 참조하는데 사용되었다.
도 1 내지 8은 박막 회로를 포함하는 대면적 전자 장치의 제조시의 단계들을 도시한다. 예를 들어, 도 1에 도시된 회로부분은 두개의 교차하는 전도체 트랙(C1, C2)과 하부 게이트 전극(11a)을 갖는 TFT(T1)을 포함한다. 도 1 내지 8의 방법은,
(a) 기판(10) 위에 양극산화가능한 재료의 제 1 막(1)을 침착하는 단계(도 3)와,
(b) 적어도 이 제 1 막(1)의 영역을 그의 두께의 일부를 통해 양극산화시켜서 이 제 1 막(1) 위에 양극의 제 2 막(2)을 형성하는 단계(도 4)와,
(c) 적어도 양극의 제 2 막(2) 위에, 양극의 제 2 막(2)의 선택된 영역을 노출시키는 윈도우(5)를 갖는 마스크 패턴(4)를 제공하는 단계(도 5)와,
(d) 양극의 제 2 막(2)의 선택되어 노출되어 노출된 영역을 그의 두께의 적어도 일부를 통해 에칭해서 제거하는 단계(도 6)와,
(e) 제 1 막(1)의 적어도 더 이상의 부분을 마스크 패턴(4)내의 윈도우(5)를 통해 양극산화시켜서 제 1 막(1) 위에 양극의 제 2 막(2)의 남아있는 부분에 접촉하는 양극의 제 3 막(3)을 형성하는 단계(도 7과 8)를 포함한다.
본 발명에 따르면, 에칭 단계(d)가 양극의 제 2 막(2)의 선택되어 노출된 영역을 그의 두께의 적어도 일부를 통해 역양극산화시킴으로써 전해 용액(20)내에서 수행되며, 제 1 막(1)은 역양극산화를 수행하기 위한 음극으로써 음으로 바이어스되고, 그 후에 양극산화 단계(e)는 양극의 제 3 막(3)을 형성하기 위해 동일한 전해 용액(20)내에서 양극으로써 양으로 제 1 막(1)을 바이어스시킴으로써 수행된다. 도 1에 예시된 특정 실시예에서, 이 제 1 막(1)의 남아있는 부분들(11a, 11b)은 각각 TFT(T1)의 하부 게이트 전극과 전도체 트랙(C1)을 제공한다. 양극의 절연 막(12)은 남아 있는 부분들(11a, 11b) 위에 제공된다. 이 막(12)은 게이트 전극(11a)과 전도체 트랙(11b) 상부의 양극의 제 2 막(2)의 일부와, 게이트 전극(11a)과 전도체 트랙(11b)의 경사진 측벽 위의 양극의 제 3 막(3)의 일부로 구성된다. 제 1 막(1)의 양극산화가능한 재료는 적어도 바람직하게 탄탈륨이나 알루미늄일 수 있다. 특정 실시예에서, 도 1의 박막 회로 부분은, US-A-5,130,829에 개시된 바와 같은 액정 디스플레이 장치의 일부를 형성할 수 있다. 이 장치 기판(10)은 적어도 그의 상부 표면에 인접해서 전기적으로 절연성이다. 이 기판(10)은 유리나 다른 저렴한 가격의 절연 재료로 이루어질 수 있다. 특정 실시예에서, 이것은 디스플레이 장치의 패널(panel)중 하나를 형성하는 유리 패널 위에 실리콘이산화물(SiO2)의 상부층(upper layer)을 포함할 수 있다.
제 1 막(1)이 특히 알루미늄으로 된 특정 실시예가 이제부터 설명된다. 본 실시예에서, 이 막(1)은 Si, Pd, Ni, Ge, W, Cr 및 Ti로 이루어진 그룹으로부터의 하나 이상의 요소들을 갖는 알루미늄 합금일 수 있다. 기판(10) 위에 잘 알려진 방법으로 막(1)을 침착한 후에, 도 2의 장비를 사용해서 양극산화 단계가 수행되어 양극의 Al2O3막(2)이 형성된다. 도 2의 장비는 극성 역 스위치(polarity reversing switch)(25)가 포함된 것을 제외하고는 알려진 방법일 수 있다.
따라서, 도 2의 장비는 바람직하게 알루미늄 막(1)을 양극산화시키기 위한 적당한 전해 용액(20)을 담는 전해조를 포함한다. 이 전해 용액(20)은 예를 들면, US-A-5,2002,274에 기술된 바와 같은 잘 알려진 용액으로서, 예를 들어, 0.25% 타르타르산(tartaric acid)의 중량 퍼센트를 갖는 수용성 용액일 수 있다. 본 출원인은 붕산내에 트리-암모늄 테트라보레이트(예를 들면, 0.25 중량 퍼센트) 용액이 알루미늄 막(1)을 양극산화시키는 데 특히 유리한 용액(20)임을 발견하였다. 이 붕산은 전체적으로 대략 7.0의 pH값을 갖는 용액을 중성화시키는 역할을 한다. 스위치(25)는 직류 전원 공급 장치(28)에 대한 접속부에 포함된 어떤 적당한 유형의 극성 역 스위칭 장치일 수 있다. 이것의 가장 단순한 형태는 반대 극성의 두개의 위치 사이에서 이동가능한 기계적인 스위치이다. 이 스위치(25)는 편리하게 직류 전원 공급 장치의 일부를 형성한다.
양극산화 단계는 잘 알려진 방법으로 수행될 수 있다. 제 1 막(1)은 직류 전원 공급장치(28)의 단자에 연결된다. 제 1 막(1)에 대한 외부 접속은 잘 알려진 방법에 의해 수행될 수 있고, 예를 들면, 이 막(1)의 주변 영역에 직접 접촉하거나, 알루미늄 막(1)과 절연 기판(10) 사이에서 전도성의 매우 얇은, 양극산화가 어려운 재료(예를 들면, 크롬, 니켈, 인듐 주석 산화물)의 막의 주변 영역에 직접 접촉함으로써 행해질 수 있다. 양극산화가 어려운 재료의 막을 접촉에 사용하는데 있어서의 단점은, 대부분의 장치에서 모든 양극산화(및 역아노디이징) 단계를 완료한 후에 이 장치의 회로 요소들의 원치않는 전기적 접속을 피하기 위해 양극산화가 어려운 재료의 막을 분리된 전기적으로 절연된 영역으로 에칭하는 것이 필요하다는 것이다. 전해 용액(20)은 전원(28)의 음의 단자에 연결된 전극 접속부(22)를 갖는다. 이 전극 접속부(22)는 대개 백금과 같은 금속이고, 전해조의 벽(21) 부분이 아니다. 원칙적으로, 이 벽(21)은 전원 공급 장치(28)의 음의 단자에 대한 전극 접속부를 형성하기에 적당한 금속일 수도 있으며, 이 경우에 별도의 부재(22)는 불필요하다.
양극산화 단계 동안에, 전해 셀 양단에 일정한 전류가 특정 전압(예를 들면, 80V 내지 100V 범위내)에 도달할 때까지 공급되며, 그리고 나서 전압은 전류가 소정 값으로 떨어질 때까지 일정하게 유지될 수 있다. 이 경우에, 양극의 산화 막(2)의 두께는 셀 양단에 인가되는 전압에 직접적으로 비례한다. 전형적인 값은 1.3nm.V-1에서 1.7nm.V-1의 범위이다. 양극의 산화 막(2)을 통하는 전류 밀도는 막(2)의 성질에 중요하다. 뛰어난 절연 특성을 갖는 압축막은 예를 들면, 0.5mA.cm-2미만의 저전류밀도를 사용함으로써 형성될 수 있다. 막 구조물(1,2)을 갖는 장치 기판(10)은, 도 2의 전해조로부터 제거된 후에, 탈이온수(de-ionised water)의 용기로 이동되어 그 표면으로부터 전해 용액(20)의 흔적를 제거한 후, 예를 들면, 공기중에서 건조된다. 이와 같이 하여 얻어진 구조물이 도 4에 도시된다.
다음으로, 도 5의 마스크 패턴(4)이 제공된다. 이 마스크 패턴(4)은 공지된 포토리소그래피 공정을 사용해서 형성하기에 특히 편리한 포토레지스트다. 이 패턴(4)은 양극의 Al2O3의 측방향 전개를 고려하여, 원하는 전도체 패턴(11a, 11b)과, 이 전도체 패턴(11a, 11b)의 경사진 측벽에 대응한다. 박막 구조물(1,2)과 마스크 패턴(4)을 갖는 장치 기판(10)은 도 2의 전해조의 전해 용액(20)에 재차 담궈진다. 그러나 여기서 스위치(25)는 이전과 반대 극성으로 스위칭되는데, 막(1)은 전원 공급 장치(28)의 음의 단자에 연결되고, 전해 용액(20)의 전극 접속부(22) 또는 (21)은 전원 공급 장치(28)의 양의 단자에 접속된다.
이와 같이 막(1)과 전해 용액(20) 사이를 반대 극성으로 하면, 역양극산화가 일어나는데, 마스크 패턴(4)의 윈도우(5)에 노출된 양극의 막(2) 영역이 전해 용액(20)내에서 용해된다. 도 6에 도시된 특정 실시예에서, 이 막(2)은 이들 윈도우(5)에서 그 두께가 완전히 제거된다. 양극산화 단계(b)에서 사용되었던 것처럼 이 역양극산화 단계(d)에도 마찬가지의 전압 레벨과 전류 밀도가 사용될 수 있다.
전해 용액(20)으로 부터, 장치 기판(10)(박막 구조물(1, 2) 및 마스크 패턴(4)을 가짐)을 제거할 필요없이 스위치(25)는 이제 원래의 극성 상태로 스위칭된다. 따라서, 막(1)은 다시 전원 공급 장치(28)의 양의 단자에 다시 연결되어, 전해 용액(20)내에서 양극으로써 기능한다. 이런 상황에서, 역양극산화가 중지되고, 특히 알루미늄 막(1)의 노출된 영역이 양극산화되기 시작한다. 도 7의 특정 실시예에서 이 양극산화 단계는 위도우(5)에서 막(1)의 두께 전체를 통해 행해지며, 그리고, 그의 두께를 통하여 양극의 제 3 막(3)을 성장시킴으로써 이 막(1)은 별도의 절연된 영역(11a, 11b)으로 분리된다. 이와 같이 하여 얻어진 구조물이 도 7에 도시되어 있다.
그리고 나서, 박막 구조물(1∼3)을 갖는 장치 기판(10)은 전해 용액(20)으로부터 꺼내져서 세척되며, 그 후에 포토레지스트 마스크 패턴(4)은 잘 알려진 방법으로 제거된다. 도 8은 장치 기판(10)상의 전도체 부분(11a, 11b) 위에 형성된 양극의 절연 막(12)을 포함하는 박막 구조물을 도시하고 있다. 양극의 Al2O3막(2,3,12)을 치밀하게 하기 위해서 양극의 막으로부터 물 분자를 제거하려면 불활성 분위기에서 박막 구조를 어닐링(anneal)(예를 들면, 질소 분위기에서 200℃에서 약 1시간 동안 열처리함에 의해서)하는 것이 유리하다. 이 어닐링 처리는, 예를 들면, 제 2 유전 막(14)과 반도체 막(15)과 같은 장치의 연속적인 막들을 침착하는 동안에 자동으로 일어날 수 있다. 대안적으로, 어닐링 처리는 장치 제조시에 별도의 공정 단계로써 수행될 수도 있다. 도 1의 장치 구조물의 제조는 잘 알려진 방법으로 완료될 수 있다.
따라서, 예를 들면, 광학적인 제 2 절연 막(14)은 절연 막(12) 위에 침착된다. 이 막(14)은, 예를 들면, 실리콘 질화물(silicon nitride)과 같은 적당한 유전체 재료일 수 있다. 이 막(12, 14)은 함께 TFT(T1)의 게이트 유전체를 제공한다. TFT(T1)의 반도체 채널 영역은 반도체 막(예를 들면, 만일 그렇게 하기를 원한다면, 다결정 실리콘을 형성하기 위해 계속해서 레이저 어닐링되는 수소화된 처리한 비결정 실리콘)을 침착함으로써 형성된다. 잘 알려진 포토리소그래피와 에칭 공정에 의해서, 반도체 막은 본 장치의 각 TFT를 위한 분리된 섬으로 패턴닝될 수 있다. 도 1은 한개의 TFT(T1)의 한개의 이같은 섬(15)을 도시한다. 그리고 나서, TFT의 높게 도핑된 소스와 드레인 영역(16, 17)이 잘 알려진 방법에 의해서 형성되는데, 예를 들면, 실리콘 막 섬(15)(도 1에 도시됨)에 이온 주입하거나 이 섬(15)(US-A-5,130,829의 도 4와 US-A-5,202,274의 도 1에 보임) 위에 도핑된 막을 침착시킴으로써 형성된다. 그 후에 금속 막(예를 들면, 알루미늄)이 침착되며, 장치의 원하는 전극 접속부와 회로 요소 상호 접속부, 예를 들면, 도 1의 전도체 트랙(18(C2), 19)을 형성하기 위해서 포토리소그래피에 의해 형성된다. 이 금속 막(18, 19)을 침착하기 전에, 또 다른 절연 막이 침착되어, 예를 들면, TFT 섬(15)위에 실리콘 질화물로 된 다른 절연층 부분들(13)이 남도록 패터닝될 수도 있다.
도 1 내지 8의 특정 실시예에서 원래의 Al 막(1)은 도 3에서 침착된 것처럼 통상 약 300nm 두께이고, Al2O3의 양극의 막(2)은 예를 들면, 도 2와 4에서 약 150nm의 두께로 형성될 수 있다. 막(2) 아래에 남아있는 막(1)의 두께는 약 200nm일 수 있다. Al2O3의 양극의 막(3)은 약 300nm 두께일 수 있다. 실리콘 질화물 막(13, 14)의 각각의 두께는, 예를 들면, 약 100nm와 300∼400nm일 수 있다. 전도체 트랙(18, 19)의 두께는 300nm 내지 1000nm의 범위일 수 있다. 양극의 막(2, 3)은 전형적으로 약 8.5의 유전상수를 가질 수 있고, 그들의 브레이크다운 필드 강도(breakdown field strength)는 약 8MV.cm-1이다.
알루미늄의 양극산화를 포함하는 상세한 예가 도 1 내지 8을 참조하여 설명되었만, 본 발명의 범주내에서 다수의 변경 및 수정이 가능함은 분명하다. 전도체 부분(11a, 11b)는 알루미늄 대신에 다른 양극산화가능한 금속, 예를 들면, 탄탈륨으로 형성될 수 있다. 반도체 재료, 예를 들면, 전도체 트랙을 형성하는 높게 도핑된 실리콘을 양극산화 및 역양극산화시키는 데 본 발명을 사용하는 것도 가능하다. 비록 도 5와 6에 도시한 상세한 예에서는 양극의 제 2 막(2)이 역양극산화 단계(d)에 의해 윈도우(5)에서 그의 전체 두께를 완전히 제거했지만, 다른 예에서는 역양극산화가 윈도우(5)에서 막(2)의 두께의 일부만(예를 들면, 2/3)을 통해 행해질 수 있다. 역양극산화 단계(d)에서, 윈도우(5)에서 그 두께의 일부만을 통해 막(2)를 제거함에 의해서, 부분(11a, 11b)의 상부에, 이들 부분 (11a, 11b)의 측벽상에, 그리고 이들 부분(11a, 11b) 사이의 기판(10)상에서와 같이 그들의 상이한 영역들에 성장시킨 절연 막(12)의 두께를 제어하는데에 더욱 높은 공정의 유연성(flexibility)의 정도가 성취된다. 게다가, 만일 상세한 전도체 패턴을 원한다면, 도 3과 6의 단계들에서 양극산화가능한 막(1) 영역이 마스킹(예를 들면, 포토레지스트 패턴에 의해)될 수 있고, 또는, 도 4 및 7의 각각의 막(2,3)을 형성하기 위한 양극산화 단계 이전에 막(1)의 영역들의 두께중 일부 또는 전부를 통해 에칭해서 제거될 수 있다.
도 9와 10은 양극산화가능한 제 1 막(101)의 재료가 적어도 바람직하게 실리콘인 경우의 제 2 실시예를 도시한다. 이 실리콘 막(101)은 비결정 실리콘이나 미세결정 실리콘이나 다결정 실리콘과 같이 잘 알려진 화학적 기상 증착 공정으로 증착될 수 있다. 실리콘 막(101)은 실리콘 재료내의 공유 결합을 불활성화시키기 위해 수소를 포함할 수도 있다. 이 막(101)의 남겨진 부분(111)은, 예를 들면, TFT (T2)의 채널 영역을 제공하기 위해서 실리콘 박막 회로 요소 섬으로서 제조된 장치내에 유질될 수도 있다.
도 9와 10의 제조 방법은,
(a) 기판(10)위에 실리콘 제 1 막(101)을 침착하는 단계와,
(b) 적어도 실리콘 막(101)의 영역을 그의 두께의 일부를 통해 이 실리콘 막(101) 위에 양극의 제 2 막(2)(실리콘 산화물(SiO2))을 형성하는 단계와,
(c) 적어도 양극의 막(2) 위에, 양극의 막(2)의 선택된 영역을 노출시키는 윈도우(5)를 갖는 마스크 패턴(4)를 제공하는 단계와,
(d) 양극의 막(2)의 선택되어 노출된 제 2 영역을 그의 두께의 적어도 일부를 통해서 에칭하여 제거하는 단계(도 9)와,
(e) 실리콘 막(101)의 적어도 더 이상의 부분을 마스크 패턴(4)의 윈도우(5)를 통해 양극산화시켜서 실리콘 막(101) 위에 양극의 제 2 막(2)의 남겨진 부분에 접촉하는 양극의 제 3 막(3)(실리콘산화물)을 형성하는 단계를 포함한다.
본 발명에 따르면, 에칭 단계(d)가 양극의 막(2)의 선택되어 노출된 영역을 그의 두께의 적어도 일부를 통해 역양극산화시킴에 의해서 전해 용액(120)내에서 수행된다. 실리콘 막(101)은 역양극산화를 수행하기 위한 음극으로써 음으로 바이어스된다. 그 후에, 양극산화 단계(e)는 양극의 막(3)을 형성하기 위해 동일한 전해 용액(120)내에서 양극으로써 양으로 실리콘 막(101)을 바이어스시킴으로써 수행된다. 이 방법에 의해 실리콘 산화물로 된 절연 막(12)이 실리콘 박막 회로 섬 위에 형성되고, 이 절연막이 실리콘 섬의 상부의 양극의 제 2 막(2)의 일부와 실리콘 섬의 경사진 측벽위의 양극의 제 3 막(3)의 일부를 포함한다. 이 절연층(12)은 적어도 TFT(T2)의 게이트 유전체의 부분을 형성할 수 있다. 따라서, 이 TFT(T2)는 절연 막(12) 위에 또는 실리콘 섬(111)의 절연층(12)상의 또 다른절연층(14)상에 형성된 상부 게이트 전극을 가질 수 있다. 높게 도핑된 소스와 드레인 영역(16, 17)은 주입 마스크(implantation mask)로써 게이트 전극(31)을 사용한 도판트 이온 주입에 의해 잘 알려진 방법으로 실리콘 섬(111)에 형성될 수 있다. 윈도우는 전극 접속부들(18, 19) 등을 소스와 드레인 영역(16, 17) 등에 접촉시키기 위해 절연 막(12)(또는 12, 14)에서 에칭될 수도 있다.
본 발명에 따른 도 8 및 9의 방법은 실리콘 섬(111) 및, 에칭 단계(d)에 대해 종래의 건식 에칭 공정을 이용한 경우 발생하는 것과 같은 그의 양극의 산화 커버 막(12)의 이온 오염과 손상을 피할 수 있는 잇점이 있다. 그리고 대신에 에칭 단계(d)는 양극산화 단계(e)와 동일한 환경에서 수행된다.
이상의 개시된 내용으로부터 다른 변경 및 수정이 당 분야에 숙련된 자에게는 명백하게 된다. 이러한 변경 및 수정은 당분야에 이미 공지되어 있고 본 명세서에 이미 개시된 특징 대신에 또는 그에 부가하여 사용될 수도 있는 등가의 특징 및 다른 특징을 포함할 수도 있다.

Claims (6)

  1. 박막회로(thin-film circuit)를 포함하는 전자 장치를 제조하는 방법에 있어서,
    (a) 기판 위에 양극산화가능한 재료의 제 1 막을 침착하는 단계와,
    (b) 상기 제 1 막의 적어도 일부를 그의 두께의 일부를 통해 양극산화시켜서 상기 제 1 막 위에 양극의 제 2 막을 형성하는 단계와,
    (c) 적어도 상기 양극의 제 2 막 위에, 상기 양극의 제 2 막의 선택된 영역을 노출시키는 윈도우를 갖는 마스크 패턴(mask pattern)을 제공하는 단계와,
    (d) 상기 양극의 제 2 막의 선택되어 노출된 영역을 그의 두께의 적어도 일부를 통해 에칭하여 제거하는 단계와,
    (e) 상기 제 1 막의 적어도 더 이상의 부분을 마스크 패턴의 윈도우를 통해 양극산화시켜서 상기 제 1 막 위에 상기 양극의 제 2 막의 남아있는 부분과 접촉하는 양극의 제 3 막을 형성하는 단계를 포함하되,
    상기 에칭 단계(d)는 상기 양극의 제 2 막의 선택되어 노출된 영역을 그의 두께의 적어도 일부를 통해 역양극산화시킴으로써 전해 용액내에서 수행되며, 상기 제 1 막은 역양극산화를 수행하기 위한 음극으로써 음으로 바이어스되고, 그 후에, 상기 양극산화 단계(e)는 상기 양극의 제 3 막을 형성하기 위해 이전과 동일한 전해 용액 내에서 양극으로써 양으로 상기 제 1 막을 바이어스시킴으로써 수행되는 것을 특징으로 하는 박막 회로를 포함하는 전자 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 양극산화 단계(b) 및 (d) 후에, 상기 제 1 막의 남아있는 부분은, 상부에 절연막을 갖는 전도체 트랙을 제공하되, 상기 절연막은 상기 전도체 트랙 상부의 상기 양극의 제 2 막의 일부와 상기 전도체 트랙의 경사진 측벽상의 상기 양극의 제 3 막 일부를 포함하는 것을 특징으로 하는 박막 회로를 포함하는 전자 장치 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 양극산화 단계 (b) 및 (d) 후에, 상기 제 1 막의 남아 있는 부분은, 상부에 절연막을 갖는 박막 트랜지스터의 게이트 전극을 제공하되, 상기 절연막은 상기 게이트 전극의 상부에 상기 양극의 제 2 막의 일부와 상기 게이트 전극의 경사진 측벽상의 상기 양극의 제 3 막의 일부를 포함하며, 또, 상기 단계 (e) 후에 반도체 막을 침착시킴으로써 상기 박막 트랜지스터의 반도체 채널 영역을 제공하는 것을 특징으로 하는 박막 회로를 포함하는 전자 장치 제조 방법.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상위 제 1 막의 양극산화가능한 재료는 적어도 바람직하게 알루미늄 또는 탄탈륨인 것을 특징으로 하는 박막 회로를 포함하는 전자 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 양극산화가능한 재료는 적어도 바람직하게 실리콘이고 상기 양극산화 단계 (b) 및 (d) 후에, 상기 제 1 막의 남아 있는 부분은 상부에 절연막이 제공된 실리콘 박막 회로 요소 섬을 제공하되, 상기 절연막은 상기 실리콘 섬 상부의 상기 양극의 제 2 막의 일부와 상기 실리콘 섬의 경사진 측벽상의 상기 양극의 제 3 막을 포함하는 것을 특징으로 하는 박막 회로를 포함하는 전자 장치 제조 방법.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 청구된 방법으로 제조된 전자 장치.
KR10-1998-0700532A 1996-05-24 1997-04-23 박막전자장치와그장치제조방법 KR100430187B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9610878.2 1996-05-24
GBGB9610878.2A GB9610878D0 (en) 1996-05-24 1996-05-24 Electronic device manufacture

Publications (2)

Publication Number Publication Date
KR19990035871A true KR19990035871A (ko) 1999-05-25
KR100430187B1 KR100430187B1 (ko) 2004-06-16

Family

ID=10794240

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0700532A KR100430187B1 (ko) 1996-05-24 1997-04-23 박막전자장치와그장치제조방법

Country Status (6)

Country Link
US (1) US5970326A (ko)
EP (1) EP0845156A2 (ko)
JP (1) JPH11509989A (ko)
KR (1) KR100430187B1 (ko)
GB (1) GB9610878D0 (ko)
WO (1) WO1997045865A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100527079B1 (ko) * 1999-06-28 2005-11-09 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 어레이 기판의 제조방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4187819B2 (ja) * 1997-03-14 2008-11-26 シャープ株式会社 薄膜装置の製造方法
JP4663829B2 (ja) * 1998-03-31 2011-04-06 三菱電機株式会社 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
DE10343692A1 (de) * 2003-09-18 2005-04-21 Mattson Thermal Products Gmbh Verfahren zur Herstellung einer stickstoffhaltigen Schicht auf einer Halbleiter- oder Metalloberfläche
JP4415653B2 (ja) * 2003-11-19 2010-02-17 セイコーエプソン株式会社 薄膜トランジスタの製造方法
US20070283832A1 (en) * 2006-06-09 2007-12-13 Apple Computer, Inc. Imprint circuit patterning
WO2011019429A2 (en) * 2009-06-09 2011-02-17 Arizona Technology Enterprises Method of anodizing aluminum using a hard mask and semiconductor device thereof
KR20130112854A (ko) * 2010-06-21 2013-10-14 아이엠이씨 박막 트랜지스터들 및 트랜지스터 회로들을 제조하는 방법
JP5906720B2 (ja) * 2011-12-22 2016-04-20 大日本印刷株式会社 反射防止フィルム製造用金型の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3846259A (en) * 1973-10-18 1974-11-05 Ibm Semiconductor fabrication method for accommodating redundancy
US4878484A (en) * 1988-07-15 1989-11-07 Machida Endoscope Co., Ltd. Water-tight endoscope
US5055416A (en) * 1988-12-07 1991-10-08 Minnesota Mining And Manufacturing Company Electrolytic etch for preventing electrical shorts in solar cells on polymer surfaces
GB2245741A (en) * 1990-06-27 1992-01-08 Philips Electronic Associated Active matrix liquid crystal devices
US5202274A (en) * 1991-06-14 1993-04-13 Samsung Electronics Co., Ltd. Method of fabricating thin film transistor
US5545571A (en) * 1991-08-26 1996-08-13 Semiconductor Energy Laboratory Co., Ltd. Method of making TFT with anodic oxidation process using positive and negative voltages
DE4202454C1 (ko) * 1992-01-29 1993-07-29 Siemens Ag, 8000 Muenchen, De

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100527079B1 (ko) * 1999-06-28 2005-11-09 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 어레이 기판의 제조방법

Also Published As

Publication number Publication date
WO1997045865A2 (en) 1997-12-04
EP0845156A2 (en) 1998-06-03
JPH11509989A (ja) 1999-08-31
GB9610878D0 (en) 1996-07-31
US5970326A (en) 1999-10-19
WO1997045865A3 (en) 1998-01-22
KR100430187B1 (ko) 2004-06-16

Similar Documents

Publication Publication Date Title
KR100713025B1 (ko) 카메라
JP3277892B2 (ja) ディスプレイ基板の製造方法
KR950008261B1 (ko) 반도체장치의 제조방법
KR100430187B1 (ko) 박막전자장치와그장치제조방법
KR100267144B1 (ko) 반도체 장치의 제조방법
JP3917205B2 (ja) 半導体装置の作製方法
US6140164A (en) Method of manufacturing a semiconductor device
JPH07326766A (ja) 半導体装置およびその作製方法
JP4036917B2 (ja) 薄膜トランジスタの製造方法
JPH1051003A (ja) 薄膜トランジスタの作製方法
JP4321828B2 (ja) 半導体装置の作製方法
KR100483311B1 (ko) Ｅｌ 표시장치
JP3476582B2 (ja) 陽極酸化装置および陽極酸化方法
JPH0936372A (ja) 半導体装置の製造方法
JPH0855994A (ja) 半導体装置およびその作製方法
JP2007300145A (ja) アクティブマトリクス型電気光学装置、液晶表示装置、ビデオカメラ及びそれらの作製方法
KR940007455B1 (ko) 액정표시장치의 박막트랜지스터 제조방법
JPH07326765A (ja) 半導体装置およびその作製方法
JPH10189994A (ja) 半導体装置及びその製造方法
JPH10189984A (ja) 薄膜トランジスタの製造方法
KR20010108833A (ko) 박막 트랜지스터의 제조 방법
JP2003282886A (ja) 電子装置およびその作製方法
JPH0945929A (ja) 薄膜半導体装置の製造方法
JPH1092813A (ja) 陽極酸化方法
JPH08288235A (ja) 電極配線の形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee