KR19990027276U - Semiconductor package - Google Patents
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Abstract
본 고안은 반도체 패키지를 개시한다. 개시된 본 고안의 반도체 패키지는 다수개의 리드들로 이루어지는 제 1 리드 프레임 상에 반도체 칩이 부착되고, 상기 반도체 칩 상에는 제 2 리드 프레임이 부착되며, 상기 반도체 칩의 본딩패드들은 금속 와이어에 의해 제 1 및 제 2 리드 프레임의 리드들과 각각 연결되며, 상기 반도체 칩 및 그의 상·하부면에 부착된 리드 프레임을 포함한 공간적 면적은 몰딩 컴파운드로 봉지되어 있는 것을 특징으로 한다.The present invention discloses a semiconductor package. In the disclosed semiconductor package, a semiconductor chip is attached to a first lead frame made of a plurality of leads, a second lead frame is attached to the semiconductor chip, and bonding pads of the semiconductor chip are formed of metal by a first wire. And a space area connected to the leads of the second lead frame, respectively, and including the semiconductor chip and lead frames attached to upper and lower surfaces thereof, being encapsulated with a molding compound.
Description
본 고안은 반도체 패키지에 관한 것으로, 보다 상세하게는, 반도체 칩의 크기에 상관없이 패키징할 수 있는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package that can be packaged regardless of the size of the semiconductor chip.
일반적으로, 공지된 반도체 소자의 제조 공정을 통해 얻어진 반도체 칩들은 칩 절단, 칩 부착, 와이어 본딩, 몰딩 및 트림/포밍 등 일련의 어셈블리(Assembly) 공정을 거쳐 패키지화된다.In general, semiconductor chips obtained through known semiconductor device manufacturing processes are packaged through a series of assembly processes such as chip cutting, chip attachment, wire bonding, molding, and trim / forming.
상기한 어셈블리 공정을 통해 제작된 반도체 패키지의 전형적인 예가 도 1 에 도시되어 있는바, 이를 설명하면 다음과 같다.A typical example of a semiconductor package manufactured through the above assembly process is illustrated in FIG. 1, which will be described below.
도시된 바와 같이, 상부면에 본딩패드들(1a)이 구비된 반도체 칩(1)은 다운셋(down set)된 리드 프레임(Lead Frame)의 다이 패드(Die Pad : 2a) 상에 부착되어 있고, 반도체 칩(1)의 본딩패드(1a)는 금속 와이어(3)에 의해 리드 프레임의 인너리드(Inner Lead : 2b)와 전기적으로 연결되어 있다.As shown, the semiconductor chip 1 having the bonding pads 1a on the top surface is attached to a die pad 2a of a lead frame which is downset. The bonding pad 1a of the semiconductor chip 1 is electrically connected to the inner lead 2b of the lead frame by the metal wire 3.
또한, 반도체 칩(1) 및 이에 와이어 본딩된 인너리드를 포함한 공간적 영역은 에폭시 수지와 같은 몰딩 컴파운드(Epoxy Molding Compound)에 의해 봉지되어 있으며, 몰딩 컴파운드로 형성된 패키지 몸체(4)의 외측으로는 기판에의 실장을 위한 리드 프레임의 아웃리드(Out Lead : 2c)가 돌출되어 있다.In addition, the spatial region including the semiconductor chip 1 and the inner lead wire-bonded thereto is encapsulated by an epoxy molding compound such as an epoxy resin, and the substrate is formed on the outside of the package body 4 formed of the molding compound. The out lead (Out Lead: 2c) of the lead frame for mounting on the protrudes.
그러나, 상기와 같은 반도체 패키지는 반도체 칩이 대용량 및 고집적화됨에 따라 패키지가 수용할 수 있는 반도체 칩의 크기가 한정되면서, 큰 크기의 반도체 칩은 상기와 같은 구조로는 패키징할 수 없는 문제점이 있었다.However, the semiconductor package as described above has a problem in that a semiconductor chip of a large size cannot be packaged in such a structure as the size of the semiconductor chip that the package can accommodate is limited as the semiconductor chip has a large capacity and high integration.
따라서, 상기와 같은 문제점을 해결하기 위한 하나의 방법으로서, 종래에는 리드 온 칩(Lead On Chip : 이하, LOC) 패키지가 제작되었으며, 이러한 LOC 패키지는, 도 2 에 도시된 바와 같이, 반도체 칩(11)의 상부면에는 상기 반도체 칩(11)을 지지하기 위한 리드들(12)이 접착제(13)에 의해 부착되어 있으며, 이러한 리드(12)와 반도체 칩의 본딩패드(11a)는 금속 와이어(14)에 의해 전기적으로 접속되어 있고, 아울러, 반도체 칩(11)과 이에 와이어 본딩된 리드들(12)을 포함한 공간적 영역은 몰딩 컴파운드로된 패키지 몸체(15)에 의해 봉지되어 있다.Accordingly, as one method for solving the above problems, a lead on chip (LOC) package is conventionally manufactured, and the LOC package may include a semiconductor chip (as shown in FIG. 2). Leads 12 for supporting the semiconductor chip 11 are attached to the upper surface of the 11 by an adhesive 13. The leads 12 and the bonding pads 11a of the semiconductor chip are formed of metal wires ( 14, and the spatial region including the semiconductor chip 11 and the leads 12 wire-bonded thereto is encapsulated by a packaged body 15 of molding compound.
그러나, 상기와 같은 종래의 LOC 패키지는 반도체 칩의 크기가 큰 경우에는 패키징이 가능하지만, 최근에는 반도체 제조기술의 발달로 인하여 반도체 칩의 그 크기가 다시 축소되고 있기 때문에 이러한 LOC 구조로 작은 크기의 반도체 칩을 패키징하기 위해서는 본딩패드의 위치를 칩 중앙에서 칩 가장자리로 이동시켜야 하는 등의 어려운 문제점이 있었다.However, the conventional LOC package as described above can be packaged when the size of the semiconductor chip is large. However, since the size of the semiconductor chip has been reduced in recent years due to the development of semiconductor manufacturing technology, such a LOC structure has a small size. In order to package a semiconductor chip, there is a difficult problem such as moving the position of the bonding pad from the center of the chip to the chip edge.
따라서, 본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 큰 크기의 반도체 칩은 물론 작은 크기의 반도체 칩까지 패키징할 수 있는 반도체 패키지를 제공하는데, 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, to provide a semiconductor package capable of packaging not only a large size semiconductor chip but also a small size semiconductor chip.
도 1 은 종래의 반도체 패키지를 도시한 도면.1 illustrates a conventional semiconductor package.
도 2 는 종래의 엘·오·씨 패키지를 도시한 도면.2 shows a conventional L-O-C package.
도 3 은 본 고안의 실시예에 따른 반도체 패키지를 도시한 단면도.3 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.
도 4 는 본 고안의 실시예에 따른 반도체 패키지를 도시한 개략적인 평면도.4 is a schematic plan view showing a semiconductor package according to an embodiment of the present invention.
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
20 : 반도체 칩 20a : 제 1 본딩패드20: semiconductor chip 20a: first bonding pad
20b : 제 2 본딩패드 22a : 제 1 리드 프레임20b: second bonding pad 22a: first lead frame
22b : 제 2 리드 프레임 30 : 접착제22b: second lead frame 30: adhesive
32 : 금속 와이어 34 : 몰딩 컴파운드32: metal wire 34: molding compound
상기와 같은 목적을 달성하기 위한 본 고안의 반도체 패키지는, 상부면 양측 가장자리 부분에 본딩패드들이 배열된 반도체 칩을 제 1 리드 프레임 상에 부착시키고, 상기 반도체 칩 상에는 제 2 리드 프레임을 부착시킨다. 여기서, 리드 프레임은 다수개의 리드들로 이루어지며, 제 1 리드 프레임의 리드들은 반도체 칩의 일측단의 외측으로 연장·배치시키고, 제 2 리드 프레임의 리드들은 반도체 칩의 타측단의 외측으로 연장·배치시킨다.In the semiconductor package of the present invention for achieving the above object, a semiconductor chip having bonding pads arranged at both edges of an upper surface thereof is attached to a first lead frame, and a second lead frame is attached to the semiconductor chip. Here, the lead frame is composed of a plurality of leads, the leads of the first lead frame extends and arranged outside of one end of the semiconductor chip, the leads of the second lead frame extends out of the other end of the semiconductor chip. Place it.
그리고, 반도체 칩의 본딩패드들은 그들에 인접되게 배치되어 있는 리드 프레임의 각 리드들과 금속 와이어로 각각 연결하고, 반도체 칩과 이에 와이어 본딩된 제 1 및 제 2 리드 프레임을 포함한 공간적 영역을 몰딩 컴파운드로 봉지한다.The bonding pads of the semiconductor chip are connected to each lead of the lead frame disposed adjacent to each other by metal wires, and the molding compound forms a spatial region including the semiconductor chip and the first and second lead frames wire-bonded thereto. Encapsulate.
본 고안에 따르면, 반도체 칩을 지지하기 위한 리드를 상기 반도체 칩의 상·하부면에 각각 부착시킴으로써, 작은 크기의 반도체 칩도 손쉽게 패키징할 수 있다.According to the present invention, by attaching a lead for supporting a semiconductor chip to the upper and lower surfaces of the semiconductor chip, respectively, a small size semiconductor chip can be easily packaged.
이하, 첨부된 도면을 참조하여 본 고안의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3 및 도 4 는 본 고안의 실시예에 따른 반도체 패키지를 설명하기 위한 도면으로서, 도 3 은 본 고안에 따른 반도체 패키지를 도시한 단면도이고, 도 4 는 본 고안에 따른 반도체 패키지를 개략적으로 도시한 평면도이다.3 and 4 are views for explaining a semiconductor package according to an embodiment of the present invention, Figure 3 is a cross-sectional view showing a semiconductor package according to the present invention, Figure 4 schematically shows a semiconductor package according to the present invention One floor plan.
우선, 도 3 에 도시된 바와 같이, 본 고안의 반도체 패키지는 상부면 양측 가장자리 부분에 본딩패드들(21a)이 배열된 반도체 칩(20)이 접착제(30)에 의해 다수개의 리드들로 이루어진 제 1 리드 프레임(22) 상에 부착되고, 상기 반도체 칩(20) 상에는 접착제(30)에 의해 제 2 리드 프레임(24)이 부착된다.First, as shown in FIG. 3, the semiconductor package of the present invention includes a semiconductor chip 20 having bonding pads 21a arranged at both edges of an upper surface of the semiconductor package 20 formed of a plurality of leads by an adhesive 30. The first lead frame 22 is attached, and the second lead frame 24 is attached to the semiconductor chip 20 by the adhesive 30.
이때, 도 4 에 도시된 바와 같이, 반도체 칩(20)은 그의 본딩패드들(21a, 21b)이 상부면 양측 가장자리 배치되며, 좌측 가장자리에 구비되는 제 1 본딩패드들(21a)과 우측 가장자리에 구비되는 제 2 본딩패드들(21b)은 수평적으로 번갈아 배치되도록 구비된다.In this case, as shown in FIG. 4, in the semiconductor chip 20, bonding pads 21a and 21b of the semiconductor chip 20 are disposed at both edges of the upper surface thereof, and the first bonding pads 21a and the right edge of the semiconductor chip 20 are disposed at the left edge of the semiconductor chip 20. The second bonding pads 21b are provided to be alternately arranged horizontally.
그리고, 반도체 칩(20)의 하부면에 부착되는 제 1 리드 프레임(22)은, 도시된 바와 같이, 그의 양측단이 반도체 칩(20)의 양측으로 인출되며, 특히, 좌측단은 반도체 칩(20)의 외측으로 길게 연장·배치되고, 아울러, 각각의 리드들은 제 2 본딩패드(21b)의 배치면과 수평적으로 동일 선상에 배치된다.And, as shown in the first lead frame 22 attached to the lower surface of the semiconductor chip 20, both side ends thereof are drawn out to both sides of the semiconductor chip 20, in particular, the left end is a semiconductor chip ( It extends and arrange | positions to the outer side of the 20), and each lead is arrange | positioned on the same line horizontally with the mounting surface of the 2nd bonding pad 21b.
반면에, 반도체 칩(20) 상에 부착되는 제 2 리드 프레임(24)은 제 1 본딩패드들(21a)과 인접된 곳으로부터 상기 제 1 리드 프레임(22)과는 반대 방향으로 반도체 칩(20)의 외측으로 연장되도록 배치된다. 또한, 상기와 마찬가지로, 제 2 리드 프레임(24)은 그의 각각의 리드들이 제 1 본딩패드들(21a)의 배치면과 수평적으로 동일 선상에 배치되도록 부착된다.On the other hand, the second lead frame 24 attached to the semiconductor chip 20 is opposite to the first lead frame 22 from where the second lead frame 24 is adjacent to the first bonding pads 21a. ) To extend outwardly. In addition, similarly to the above, the second lead frame 24 is attached so that its respective leads are arranged on the same line horizontally with the placement surface of the first bonding pads 21a.
계속해서, 도 3 에 도시된 바와 같이, 반도체 칩(20)의 제 1 본딩패드들(21a)은 그에 인접되어 배치되어 있는 제 2 리드 프레임(24)의 리드와 금속 와이어(32)에 의해 연결되고, 제 2 본딩패드(도시않됨)는 상기 반도체 칩(20)의 하부면과 부착되어 있는 제 1 리드 프레임(22)의 리드와 금속 와이어(32)에 의해 연결된다.Subsequently, as shown in FIG. 3, the first bonding pads 21a of the semiconductor chip 20 are connected by the metal wire 32 and the leads of the second lead frame 24 disposed adjacent thereto. The second bonding pad (not shown) is connected to the lead of the first lead frame 22 and the metal wire 32 attached to the lower surface of the semiconductor chip 20.
그리고, 반도체 칩(20)과 이에 와이어 본딩된 제 1 및 제 2 리드 프레임을(22, 24) 포함한 공간적 영역은 몰딩 컴파운드(34)로 봉지된다.In addition, the spatial region including the semiconductor chip 20 and the first and second lead frames 22 and 24 wire-bonded thereto is encapsulated with the molding compound 34.
이상에서와 같이, 본 고안의 반도체 패키지는 다수개의 리드들로 이루어지는 리드 프레임을 반도체 칩의 상·하부면에 각각 부착시킨 후, 이러한 리드 프레임의 리드들과 반도체 칩의 본딩 패드들을 연결함으로써, 반도체 칩의 크기에 상관없이 반도체 패키지를 손쉽게 제작할 수 있다.As described above, the semiconductor package of the present invention attaches a lead frame made up of a plurality of leads to the upper and lower surfaces of the semiconductor chip, respectively, and then connects the leads of the lead frame and the bonding pads of the semiconductor chip. Regardless of chip size, semiconductor packages can be easily manufactured.
한편, 여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Therefore, hereinafter, the scope of the utility model registration request can be understood to include all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR2019970039865U KR19990027276U (en) | 1997-12-23 | 1997-12-23 | Semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR2019970039865U KR19990027276U (en) | 1997-12-23 | 1997-12-23 | Semiconductor package |
Publications (1)
| Publication Number | Publication Date |
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| KR19990027276U true KR19990027276U (en) | 1999-07-15 |
Family
ID=69695096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019970039865U KR19990027276U (en) | 1997-12-23 | 1997-12-23 | Semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990027276U (en) |
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1997
- 1997-12-23 KR KR2019970039865U patent/KR19990027276U/en not_active Application Discontinuation
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