KR19990025691A - 인쇄회로 기판 - Google Patents

Abstract

PCB의 도전 패드의 표면과 절연층의 표면을 도전 패드 상에 형성되는 솔더 페이스트가 완전히 수용될 수 있도록 소정 깊이의 단차를 갖도록 하여 외부 충격이 PCB에 가해지더라도 PCB 자체에서 흡수하므로서 패키지의 리드와 솔더 페이스트 사이에 또는 솔더 내부에서 크랙이 발생하지 않도록 하는 이점이 있다.

Description

인쇄회로 기판

본 발명은 인쇄회로 기판(Printed Circuit Board; 이하 'PCB'라 함)에 관한 것으로, 보다 상세하게는 반도체 패키지를 실장하는 PCB상에 형성된 도전 패드의 표면을 PCB 표면보다 낮게 형성하여 도전 패드 위에 형성된 솔더 페이스트 상에 반도체 패키지의 아웃리드를 장착하여 리플로우한 경우 리드와 솔더 페이스트 사이 또는 솔더 페이스트 내부에서 발생하는 크랙을 방지하기 위한 도전 패드 구조에 관한 것이다.

최근 IC를 비롯하여 각종 표면실장용 전자부품이 보급되어 표면실장 기술의 적용에 가일층 박차를 가하게 되었다. 실장 라인 중에서도 솔더링 공정은 최종 공정에 가깝기 때문에 실장기판의 성능, 신뢰성을 평가하는데 매우 중요하게 작용한다. 리플로우 솔더링에서는 프린트 기판 상에 크림형태의 솔더 페이스트를 인쇄하고 그 위에 전자부품을 장착하여 가열 용융하므로서 표면실장에 있어 가장 신뢰성이 높다고 할 수 있다.

일반적으로 표면실장에 있어 사용되는 PCB를 제작하는 방법을 개략적으로 설명하면, 먼저 수지재질의 베이스 기판 상에 구리재질의 층을 도포하여 소정의 에칭공정으로 배선패턴 및 도전 패드를 형성한다. 이어 배선패턴 및 도전 패드를 제외한 베이스 기판 전면을 에폭시 코팅하게 된다.

이와 같이 제작된 PCB상에 반도체 패키지 등의 전자부품을 실장하는 방법을 도 2를 참조하여 이하 설명한다.

도 2A에 도시된 바와 같이, 제작된 PCB(10)가 공급되면 크림 형태의 솔더 페이스트(30)를 도전 패드(20)상에 인쇄도포한다.

이어 도 2B와 같이, 접착제를 디스펜스한 후에 반도체 패키지(40)의 리드(45)의 저면이 솔더 페이스트(30) 상면에 위치하도록 실장한다.

다음에 소정의 방법으로 리플로우를 하게 되면, 도 2C와 같이, 패키지(40)의 리드(45)와 솔더 페이스트(30)가 용융 접착하게 된다. 리플로우에 사용되는 방법으로는 증기의 응축잠열을 이용하여 솔더를 가열용융시키는 VPR법(Vapor Phase Reflow)과, 적외선 리플로우법, 순간가열방법인 펄스 히터법과 고온의 기체를 분출하여 리플로우시키는 핫 에어(hot air)법 및 레이저법 등이 있다.

이때, 종래에 사용되는 PCB(10)는 도 2에 도시된 바와 같이, 베이스 기판(16)과 베이스 기판(16)상에 코팅된 에폭시 수지층(15)으로 구성된다. 에폭시 수지층(15)의 두께 T₁은 통상 0.02㎜ ∼ 0.03㎜정도로 아주 얇다. 즉, PCB(10) 표면과 도전 패드(20) 표면과의 단차는 0.02㎜ ∼ 0.03㎜정도로 실질적으로 거의 동일하다고 할 수 있다.

따라서 도전 패드(20)상에 솔더 페이스트(30)를 도포하게 되면, 솔더 페이스트(30)는 PCB(10)의 표면보다 더 높게 형성된다. 이와 같은 상태에서 상기의 방법을 따라 리플로우 솔더링하는 경우, 외부충격에 의해 조인트 크랙(joint crack)이 발생하게 된다.

이를 도 3을 참조하여 구체적으로 설명하면, 반도체 패키지(40)의 리드(45)는 PCB(10)의 표면으로부터 돌출형성된 솔더 페이스트(30) 상면에 용융접합되어 있기 때문에 PCB에 가해지는 외부 충격은 흡수되지 않고 그대로 솔더 페이스트(30)에 가해지게 된다. 이에 따라 도 3A와 같이 리드(45)와 솔더 페이스트(30) 사이에 크랙(50)이 발생하거나 또는 도 3B와 같이 솔더 페이스트(30) 내부에서 크랙(50')이 발생하게 된다.

이와 같은 크랙들(50, 50')은 리드(45)와 솔더 페이스트(30)간의 접착력을 약화시키고, 더욱이 극단적인 경우 리드와 도전 패드(20)와의 전기적인 연결을 절단한다는 문제점이 있다.

따라서 본 발명은 반도체 패키지의 리드와 솔더 페이스트간의 접착력을 증대하고, 리플로우공정에 의해 크랙이 발생하지 않는 도전 패드 구조를 제공하는데 목적이 있다.

도 1은 PCB상에 반도체 패키지를 실장하는 공정을 나타내는 순서도이고,

도 2는 도 1에 사용되는 PCB를 나타내는 단면도이고,

도 3은 도 2의 공정에서 발생하는 크랙을 설명하는 단면도이고,

도 4는 본 발명에 따른 PCB를 나타내는 단면도이고,

도 5는 본 발명에 따른 PCB상에 반도체 패키지를 실장하는 공정을 나타내는 순서도이다.

본 발명에 따르면, 베이스 기판과 이 베이스 기판 상에 소정위치에 형성된 도전 패드 및 도전 패드를 제외한 베이스 기판 상에 코팅된 절연층으로 이루어진 인쇄회로 기판에서, 도전 패드의 표면과 절연층의 표면을 도전 패드 상에 형성되는 솔더 페이스트가 완전히 수용될 수 있도록 소정 깊이의 단차를 갖도록 한다.

솔더 페이스트 상에는 반도체 패키지의 리드가 장착되어 리플로우 공정에 의해 리드와 솔더 페이스트가 용융접합된다.

바람직하게, 반도체 패키지가 TSOP(Thin Small Outline Package)이 경우에는 단차의 높이는 0.19㎜이며, 반도체 패키지가 SOJ(Small Outline J-Lead Package)일 경우에는 단차의 높이는 0.19㎜이다.

또한, 절연층은 바람직하게 에폭시 수지층이다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 4는 본 발명에 따른 인쇄회로 기판의 단면도로서, 베이스 기판(16)과 이 베이스 기판(16)상에 형성된 도전 패드(20)와 도전 패드(20)를 제외한 베이스 기판(16)상에 코팅된 절연층(15)으로 이루어진다.

도전 패드(20)는 상기한 바와 같이, 베이스 기판(16)상에 구리재질의 층을 도포하여 소정의 에칭공정으로 형성되며, 절연층(15)은 소정 두께의 에폭시 수지로 이루어진다. 본 발명에 따르면 후술하는 바와 같이, 반도체 패키지의 리드를 도전 패드(20)와 전기적으로 연결시키는 솔더 페이스트(30)가 완전히 수용되도록 절연층(15)의 표면과 도전 패드(20)의 표면은 단차를 이룬다. 즉, 솔더 페이스트(30)의 표면과 PCB(10)의 표면이 동일한 레벨을 이루어 일치하게 된다.

또한 단차의 높이는 PCB(10)에 실장되는 반도체 패키지(40)의 종류에 따라 다르게 설정할 수 있다. 예를 들어, TSOP(Thin Small Outline Package)는 반도체 패키지의 경량 박형화에 따라 1mm 정도 두께의 패키지로서, 단차의 높이를 0.19㎜로 하는 것이 바람직하다. 또한 SOJ(Small Outline J-Lead Package)는 0.24㎜로 하는 것이 바람직하다.

한편, 절연층(15)은 에폭시 수지를 도포하여 형성된다.

이와 같은 구조의 PCB상에 반도체 패키지를 실장하는 방법에 대해 도 5를 참조하여 설명한다.

먼저 상기한 바와 같이, 솔더 페이스트(30)가 완전히 수용되도록 절연층(15)의 표면과 도전 패드(20)의 표면이 단차를 이룬 PCB(10)가 공급되면 도 5A와 같이 크림 형태의 솔더 페이스트(30)를 도전 패드(20)상에 인쇄도포한다. 이때 솔더 페이스트(30)는 도전 패드(20)상에 형성된 공간부에 완전히 수용되어 절연층(15)의 표면과 솔더 페이스트(30)의 표면은 일치하게 된다.

이어 도 5B와 같이, 접착제를 디스펜스한 후에 반도체 패키지(40)의 리드(45)의 저면이 솔더 페이스트(30) 상면에 위치시킨다.

다음에 적외선이나 핫 에어 또는 레이저 등의 소오스를 이용하여 리플로우시키면, 도 5C와 같이, 패키지(40)의 리드(45)와 솔더 페이스트(30)가 용융 접착하게 된다. 이때 리플로우 후에 솔더 페이스트(30)의 표면은 절연층(15)의 표면과 일치하거나 약간 아래에 위치하게 되는데 어느 경우에도 무방하다.

이와 같이 솔더 페이스트(30)의 표면이 절연층(15)의 표면과 일치하거나 약간 아래에 위치하므로서 PCB(10)에 가해지는 외부 충격은 솔더 페이스트(30)에 전달되기는 하지만 일단 PCB(10)에 흡수된 후에 전달되기 때문에 그다지 큰 영향을 끼치지는 않게 된다.

따라서 외부 충격이 PCB에 가해지더라도 패키지의 리드와 솔더 페이스트 간에 크랙이 발생하지 않으며, 더욱이 솔더 내부에서는 크랙이 발생하지 않게 된다.

상기한 바와 같이 본 발명에 따르면, PCB의 도전 패드의 표면과 절연층의 표면을 도전 패드 상에 형성되는 솔더 페이스트가 완전히 수용될 수 있도록 소정 깊이의 단차를 갖도록 하여 외부 충격이 PCB에 가해지더라도 PCB 자체에서 흡수하므로서 패키지의 리드와 솔더 페이스트 사이에 또는 솔더 내부에서 크랙이 발생하지 않도록 하는 이점이 있다.

Claims (5)

1. 베이스 기판과, 상기 베이스 기판 상에 소정위치에 형성된 도전 패드와, 상기 도전 패드를 제외한 상기 베이스 기판 상에 코팅된 절연층으로 이루어진 인쇄회로 기판에 있어서,

   상기 도전 패드의 표면과 상기 절연층의 표면은 상기 도전 패드 상에 형성되는 솔더 페이스트가 완전히 수용될 수 있도록 소정 깊이의 단차를 갖는 것을 특징으로 하는 인쇄회로 기판.
2. 제 1 항에 있어서, 상기 솔더 페이스트 상에는 반도체 패키지의 리드가 장착되어 리플로우 공정에 의해 상기 리드와 상기 솔더 페이스트가 용융접합되는 것을 특징으로 하는 인쇄회로 기판.
3. 제 2 항에 있어서, 상기 반도체 패키지는 TSOP(Thin Small Outline Package)로써 상기 단차의 높이는 0.19㎜인 것을 특징으로 하는 인쇄회로 기판.
4. 제 2 항에 있어서, 상기 반도체 패키지는 SOJ(Small Outline J-Lead Package)로써 상기 단차의 높이는 0.19㎜인 것을 특징으로 하는 인쇄회로 기판.
5. 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 절연층은 에폭시 수지층인 것을 특징으로 하는 인쇄회로 기판.